2 选1 多路选择器

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1、2选1多路选择器LIBRARYIEEE;--IEEE库使用说明USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux21IS--器件mux21的外部接口信号说明--PORT相当于器件的引脚,这一部分称为实体PORT(ab:INSTD_LOGIC;s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmux21;--器件mux21的内部工作逻辑描述即--为实体描述的器件功能结构称为结构体ARCHITECTUREoneOFmux21ISBEGINy<=aWHENs='0'ELSEbWHENs='1';ENDARCHITECTUREone;1位锁存器L

2、IBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;--锁存器的实体定义了此器件的--输入输出引脚及其信号属性ENTITYLatchISPORT(D:INSTD_LOGIC;ENA:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDENTITYLatch--结构体ARCHITECTUREoneOFLatchIS--定义信号SIGNALsig_save:STD_LOGIC;--进程语句结构描述逻辑的时序方式BEGINPROCESS(D,ENA)BEGINIFENA='1'THENsig_save<=D;ENDIF;Q<=sig_save;ENDPROCE

3、SS;ENDARCHITECTUREone;1位全加器--或门逻辑描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2ISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2ARCHITECTUREfu1OFor2ISBEGINc<=aORb;ENDARCHITECTUREfu1;--半加器描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(ab:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTIT

4、Yh_adderARCHITECTUREfh1OFh_adderISBEGINso<=(aORb)AND(aNANDb);co<=NOT(aNANDb);ENDARCHITECTUREfh1;--1位二进制全加器顶层设计描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ainbincin:INSTD_LOGIC;coutsum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adderPORT(ab:INSTD_LOGIC;cos

5、o:OUTSTD_LOGIC);ENDCOMPONENTCOMPONENTor2PORT(ab:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENTSIGNALdef:STD_LOGIC;--元件连接BEGINu1:h_adderPORTMAP(a=>ainb=>binco=>dso=>e);u2:h_adderPORTMAP(a=>eb=>cinco=>fso=>sum);u3:or2PORTMAP(a=>db=>fc=>cout);ENDARCHITECTUREfd1;1.实体语句结构以下是实体说明单元的常用语句结构ENTITY实体名IS[GENERIC(

6、类属表)][PORT(端口表)]ENDENTITY实体名实体说明单元必须按照这一结构来编写实体应以语句ENTITY实体名IS开始以语句ENDENTITY实体名结束其中的实体名可以由设计者自己添加。。。。COMPONENTh_adder--元件调用说明PORT(ab:INSTD_LOGIC;coso:OUTSTD_LOGIC);ENDCOMPONENT;。。。。GENERIC类属说明语句GENERIC([常数名数据类型[:设定值]{常数名数据类型[:设定值]})类属参量以关键词GENERIC引导一个类属参量表，在表中提供时间参数或总线宽度等静态信息。将类属说明放在其中且放在端口说明，语句的

7、前面在一个实体中定义的来自外部赋入。ENTITYmcu1ISGENERIC(addrwidth:INTEGER:=16);PORT(add_bus:OUTSTD_LOGIC_VECTOR(addrwidth-1DOWNTO0));...ENTITYPGAND2ISGENERIC(trise:TIME:=1ns;tfall:TIME:=1ns);PORT(a1:INSTD_LOGIC;a0:INSTD_LOGIC;z0:OUTSTD_