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1、EDA实验二4选1多路选择器设计实验一、实验目的进一步熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。二、实验内容实验内容一：根据4.1流程，利用QuartusII完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。实验内容二：对VHDL不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。三、实验记录1.when-else语句设计的4选1多路选择器a).利用when-else语句的vhdl程序libraryieee;useieee.std_logic_1164.all;entit
2、ymux41aisport(a,b,c,d,s0,s1:instd_logic;y:outstd_logic);endentitymux41a;architectureoneofmux41aisbeginy<=awhens0='0'ands1='0'elsebwhens0='1'ands1='0'elsecwhens0='0'ands1='1'elsed;endarchitectureone;备注以上是when-else语句设计的4选1多路选择器的vhdl描述。程序中应该注意的有以下几点A.一：实体的命名要和工程名相同，并且
3、不能是中文的或者以数字开头；B.二：when-else语句具有最高赋值优先级；b).when-else语句设计的4选1多路选择器的RTL图图（1）when-else语句设计的4选1多路选择器的RTL图c).when-else语句设计的4选1多路选择器的时序仿真波形图图（2）when-else语句设计的4选1多路选择器的时序仿真波形图d).when-else语句设计的4选1多路选择器功能仿真波形图图（3）when-else语句设计的4选1多路选择器功能仿真波形图1.if-then语句设计的4选1多路选择器a).利用when-e
4、lse语句的vhdl程序libraryieee;useieee.std_logic_1164.all;entitymux41bisport(a,b,c,d,s0,s1:instd_logic;y:outstd_logic);endentitymux41b;architectureoneofmux41bisbeginprocess(a,b,c,d,s0,s1)beginifs0='0'ands1='0'theny<=a;endif;ifs0='1'ands1='0'theny<=b;endif;ifs0='0'ands1='1
5、'theny<=c;endif;ifs0='1'ands1='1'theny<=d;endif;endprocess;endarchitectureone;备注：以上是if—then语句设计的4选1多路选择器的vhdl描述。值得注意以下几点：A.程序开头应该包含std_logic_1164.all这个程序库包添加进去（由于在定义端口是端口号的类型为std_logic）；B.进程语句应该将能够导致本进程启动的信号加到进程后的敏感信号表中，这能才能使得进程更加具有一般意义；C.每一条的if-then语句后都应该以endif结束；
6、b).if-then语句设计的4选1多路选择器的RTL图图（4）if-then语句设计的4选1多路选择器的RTL图`c).if-then语句设计的4选1多路选择器的时序仿真波形图图（5）if-then语句设计的4选1多路选择器的时序仿真波形图d).if-then语句设计的4选1多路选择器的功能仿真波形图图（6）if-then语句设计的4选1多路选择器的功能仿真波形图1.case语句设计的4选1多路选择器a).利用case语句的vhdl程序libraryieee;useieee.std_logic_1164.all;entit
7、ymux41disport(a,b,c,d,s0,s1:instd_logic;y:outstd_logic);endentitymux41d;architectureoneofmux41dissignals:std_logic_vector(1downto0);begins<=s0&s1;process(s)begincasesiswhen"00"=>y<=a;when"10"=>y<=b;when"01"=>y<=c;when"11"=>y<=d;whenothers=>null;endcase;endprocess;e
8、ndarchitectureone;b).case语句设计的4选1多路选择器的RTL图图（7）case语句设计的4选1多路选择器的RTL图c).case语句设计的4选1多路选择器的时序仿真图图（8）case语句设计的4选1多路选择器的时序仿真图d).case语句设计的4选1多路选择器的功能
