vhdl语言设计四选一选择器

《vhdl语言设计四选一选择器》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、课程:数字逻辑与数字系统VHDL语言设计四选一选择器实验报告系：电子信息与计算机科学系专业：自动化班级：文自112—2班姓名：桑*超学号：2011905192**指导教师：徐红霞学年学期：2012-2013学年（第一学期）2012年12月15日姓名:桑*超班级:文自112-2班学号:2011905192**试验:VHDL语言设计日期:2012.12.15指导老师:徐洪霞一、实验报告的名称:VHDL语言设计二、本次实验的目的:1.掌握VHDL语言的设计技巧2.用VHDL语言设计四选一选择器三、设计

2、过程:1.工程编译源：用VHDL语言编程。2.功能仿真：将功能编译后的结果进行仿真。3.引脚锁定:将个信号按要求分配到相应引脚.4.物理实现：将结果下载到所悬着的器件中四、写出源程序,画出防真波形图.libraryieee;useieee.std_logic_1164.all;entitymux4_1isport(a,b,c,d:instd_logic;s:instd_logic_vector(1downto0);z:outstd_logic);endmux4_1;architectureone

3、ofmux4_1isbeginprocess(s,a,b,c,d)begincasesiswhen"00"=>z<=a;when"01"=>z<=b;when"10"=>z<=c;when"11"=>z<=d;whenothers=>z<=null;endcase;endprocess;endone;波形仿真图：四、实验总结,主要包括实验中所犯错误,怎样改正等1.在文件名必须与VHDL文件中的设计实体名保持一致。2.设计前要先弄清楚四选一选择器的原理，然后根据原理设计程序。3.编写程序时认真仔细

4、，避免出现一些低级错误。