实验一 FPGA VHDL四选一数据选择器的设计.doc

《实验一 FPGA VHDL四选一数据选择器的设计.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、实验二四选一数据选择器的设计1实验目的（1）进一步熟悉和掌握QartusII的使用方法；（2）掌握FPGA实验箱使用方法；（3）学习和掌握电路原理图的设计流程1．实验内容使用QartusII的元件库，通过元件图的方式设计具有4选1功能的数据选择器，并使用FPGA实验箱对程序进行硬件下载，验证。2．实验条件开发软件：QartusII8.0实验设备：FPGA实验箱拟用芯片：AlteraEP3C55F484C83．实验设计1)系统原理根据4选1数据选择器的工作原理，有公式：Y=+B+C+D可见，要实现功能，需要6个输入，一个输出。其中是数据选择端

2、，A,B,C,D是数据输入端。由输出高低电平（开关信号）决定数据的输出和传送。2)电路原理图建立原理图。元件项使用四个三接口与门和一个四接口的与门，以及两个非门构成。实验原理比较简单，就是用来实现四选一功能的实现。如图2-1所示图2-14选1数据选择器的原理图1)电路波形图工程编译完成后，必须对其功能和时序性质进行仿真测试。下图就是实现仿真后的波形，满足原设计要求。如图2-2所示。图2-2四选一数据选择器仿真后的波形2)引脚锁定和硬件测试为了能够对乘法器进行硬件验证，应将其输入信号锁定在芯片确定的引脚上，编译下载。其锁定输入信号、输出信号如

3、下图2-3。‘图2-3四选一数据选择器引脚锁定1)编译文件下载编译文件下载结果如图2-4所示。图2-4四选一数据选择器编译文件下载1．实验结果使用实验箱旁边的频率信号低的4个信号做输入信号，通过FPGA实验箱上的蜂鸣器发出的声音频率快慢来测试实验是否成功。A输入接入1HZ信号B输入接入4HZ信号C输入接入8HZ信号D输入接入16HZSO输入接入L8开关S1输入接入L7开关Y输出接入蜂鸣器可得实验结果如下表表2-1所示L7=关,L8=关L7=关,L8=开L7=1,L8=开L7=开,L8=开发声频率很慢慢较快快表2-1开关不同位置时蜂鸣器发声状

4、态实验箱结果如图2-5所示图2-5实验箱进行试验2．心得体会通过这次实验，让我学习到了如何在QartusII中使用原理图的方式做出所需要的功能器件。也学会了如何使用FPGA实验箱。