EDA技术与CPLD FPGA开发应用简明教程 教学课件 作者 978--302-15639-09.2 LED驱动器设计.ppt

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1、9.2LED驱动器设计LED数码管的工作原理LED数码管用8段发光二极管来显示数字，每一段都是一个发光二极管。一般把所有段的相同一端相连，连接到地（共阴极接法）或者是连接到电源（共阳极接法）。FPGA实现LED静态显示控制运用硬件描述语言（如VHDL）设计一个显示译码驱动器，即将要显示的字符译成8段码。由于FPGA有相当多的引脚端资源，如果显示的位数N较少，可以直接使用静态显示方式，即将每一个数码管都分别连接到不同的8个引脚线上，共需要8×N条引脚线控制，如左图所示。采用FPGA实现LED数码管动态显示控制N个L

2、ED数码管以静态方式显示时，需用到8×N条引脚线。在较为复杂的系统中，FPGA的引脚端资源是有限的。因此对于多个LED数码管显示，可以采用扫描方式来实现LED数码管动态显示。实现方法是依次点亮各个LED数码管，循环进行显示，即一个数码管显示之后另一个数码管马上显示，利用人眼的视觉暂留特性，可以到多个数码管同时显示的效果。采用扫描方式来实现LED数码管动态显示，控制好数码管之间的延时是相当重要。接下页根据人眼视觉暂留原理，LED数码管每秒的导通16次以上，人眼就无法分辨LED数码管短暂的不亮，认为是一直点亮的（其实

3、LED数码管是以一定频率在闪动的）。但是，延时（导通频率）也不是越小越好，因为LED数码管达到一定亮度需要一定时间。如果延时控制的不好则会出现闪动，或者亮度不够。据经验，延时0.005秒可以达到满意的效果。接下页修改延时，亦能得到更多的显示效果，如加长延时，使得数码管显示一小段时间，再点亮下一个，即可得到数码管逐个显示的效果。另外，显示的字符有变化时，可在延时到达后送一个低电平（共阴极数码管）让LED数码管先短暂熄灭，再显示下一个字符，可使在视觉上字符的变化更清晰。FPGA实现LED动态方式显示的控制电路FPGA

4、驱动LED静态显示程序(1)libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitydecoderisPort(seg:instd_logic_vector(3downto0);--四位二进制码输入q3:outstd_logic_vector(6downto0));--输出LED七段码enddecoder;architectureBehavioralofdecod

5、erisbeginprocess(seg)begin接下页FPGA驱动LED静态显示程序(2)casesegiswhen"0000"=>q3<="0000001";--0when"0001"=>q3<="1001111";--1when"0010"=>q3<="0010010";--2when"0011"=>q3<="0000110";--3when"0100"=>q3<="1001100"--4when"0101"=>q3<="0100100";--5when"0110"=>q3<="0100000";--6w

6、hen"0111"=>q3<="0001111";--7when"1000"=>q3<="0000000";--8when"1001"=>q3<="0000100";--9whenothers=>q3<="1111111";endcase;endprocess;endBehavioral;FPGA驱动LED动态显示（4位电子表）libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.

7、ALL;entityclockisPort(seg:outstd_logic_vector(7downto0);a:outstd_logic_vector(3downto0);en:outstd_logic;clk:instd_logic);endclock;接下页architectureBehavioralofclockissignaldivcounter:std_logic_vector(27downto0);signaldivclk:std_logic;signalsec_counter1:std_logi

8、c_vector(3downto0);signalsec_counter2:std_logic_vector(3downto0);signalmin_counter1:std_logic_vector(3downto0);signalmin_counter2:std_logic_vector(3downto0);signalscan:std_logic_vector(18