EDA技术与CPLD FPGA开发应用简明教程 教学课件 作者 978--302-15639-09.4 A_D接口设计.ppt

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1、A/D转换器概述A/D转换器是一种能把输入模拟电压或者电流变换为与之成正比的数字量，既把被控制的对象的各种模拟信息转换为计算机可以识别的数字量。根据转换原理可分为四种，即：计数式A/D转换器、双积分式A/D转换器、逐次逼近式A/D转换器和并行式A/D转换器。9.4A/D接口设计ADC0809介绍封装:28引脚,DIP;IN7~0：模拟量输入通道ADDA/B/C：地址线ALE：地址锁存信号START：转换启动信号D7~0：数据输出线CBA选择通道000IN0001IN1010IN2011IN3100IN4101IN5110IN6111IN7选择

2、通道定义ADC0809与FPGA连接引脚图ADC0809采样接口电路程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityADC0809isport(d:instd_logic_vector(7downto0);--ADC0809输出数据clk,eoc:instd_logic;--clk为系统时钟，eoc为转换结束信号clk1,start,ale,en:outstd_logic;--AD

3、C0809控制信号abc_in:instd_logic_vector(2downto0);--模拟选通信号abc_out:outstd_logic_vector(2downto0);--ADC0809模拟信号选通信号q:outstd_logic_vector(7downto0));--送至8个并排数码管信号endADC0809;接下页architecturebehavofADC0809istypestatesis(st0,st1,st2,st3,st4,st5,st6);--定义各状态的子类型signalcurrent_state,next_

4、state:states:=st0;signalregl:std_logic_vector(7downto0);--中间数据寄存信号signalqq:std_logic_vector(7downto0);begincom:process(current_state,eoc)--规定各种状态的转换方式接下页begincasecurrent_stateiswhenst0=>next_state<=st1;ale<='0';start<='0';en<='0';whenst1=>next_state<=st2;ale<='1';start<='0'

5、;en<='0';whenst2=>next_state<=st3;ale<='0';start<='1';en<='0';whenst3=>ale<='0';start<='0';en<='0';ifeoc='1'thennext_state<=st3;接下页elsenext_state<=st4;endif;whenst4=>ale<='0';start<='0';en<='0';ifeoc='0'thennext_state<=st4;--检测EOC的上升沿elsenext_state<=st5;接下页endif;whenst5=>ne

6、xt_state<=st6;ale<='0';start<='0';en<='1';whenst6=>next_state<=st0;ale<='0';start<='0';en<='1';regl<=d;whenothers=>next_state<=st0;ale<='0';start<='0';en<='0';endcase;endprocess;clock:process(clk)begin接下页ifclk'eventandclk='1'thenqq<=qq+1;--在clk1的上升沿，转换至下一状态ifQQ="01111111"TH

7、ENclk1<='1';current_state<=next_state;elsifqq<="01111111"thenclk1<='0';endif;endif;endprocess;q<=regl;abc_out<=abc_in;endbehav;