数字逻辑实验指导书样本.docx

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1、资料内容仅供您学习参考，如有不当或者侵权，请联系改正或者删除。数字逻辑实验指导书目录资料内容仅供您学习参考，如有不当或者侵权，请联系改正或者删除。前言................................错误!未定义书签。实验一经过3-8译码器实例学习QUARTUSPRIME1实验二4选1多路选择器设计19实验三异步清零和同步使能加法计数器设计22实验四八位七段数码管显示电路的设计25实验五整数分频器的设计.29实验六加减法运算器设计.33实验七状态机设计.37实验八设计七人表决器.45实验九设计四人抢答器.48实验十可控脉冲发生器的设计.51资料内容仅供您学习参考，如有

2、不当或者侵权，请联系改正或者删除。实验一经过3-8译码器实例学习Quartus一、实验目的1、经过简单的3-8译码器的设计,掌握组合逻辑电路的设计方法。2、初步掌握Quartus软件使用方法和设计流程。3、掌握组合逻辑电路的静态测试方法。4、掌握远程云端硬件实验平台的使用。二、实验原理3-8译码器顾名思义三输入,八输出。当输入信号按二进制方式的表示值为N时,标号为N的输出端输出高电平表示有信号产生,而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种,即二进制0~7,因此输出端在每种组合中仅有一位为高电平。其真值表下表所示输入输出a[2]a[1]a[0]y7y6y5

3、y4y3y2y1y0000000000010010000001001000000100资料内容仅供您学习参考，如有不当或者侵权，请联系改正或者删除。0110000100010000010000101001000001100100000011110000000译码器不需要像编码器那样用一个输出端指示输出是否有效。但能够在输入中加入一个输出使能端,用来指示是否将当前的输入进行有效的译码,当使能端指示输入信号无效或不用对当前信号进行译码时,输出端全为高电平,表示无任何信号。本例设计中没有考虑使能输入端,读者自己设计时能够考虑加入使能输入端时,程序如何设计。三、实验内容本实验经过VHDL实

4、现一个3—8译码器功能模块,经过改变输入a[2..0]的值,从而改变输出y0—y7的数值。资料内容仅供您学习参考，如有不当或者侵权，请联系改正或者删除。实验中信号与管脚连接见下表信号名称FPGAI/O名称a[0]Pin_P9a[1]Pin_R9a[2]Pin_T9y0Pin_A3y1Pin_B4y2Pin_A4y3Pin_B5y4Pin_A5y5Pin_C6y6Pin_B6y7Pin_A6四、实验步骤功能说明3位输入8位输出下面将经过这个实验,向读者介绍在Quartus软件下项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。(本实验指导书使用QuartusPrime17.1

5、Lite版本)1．建立工程1)选择开始菜单下或者桌面上的Quartus图标,运行Quartus软件,进入下图所示界面。资料内容仅供您学习参考，如有不当或者侵权，请联系改正或者删除。选择软件中的菜单File>New或者界面中的New图标,选择新建NewQuartusPrimeProject,进入新建工程对话框。资料内容仅供您学习参考，如有不当或者侵权，请联系改正或者删除。3）点击NEXT进入工程设定对话框如下图所示。第一个输入框为工程工作文件夹地址输入框,设定好后所有工程相关文件将统一存放在该文件夹下;第二个输入框为工程名输入框;第三个输入框为该工程的顶层文件名输入框。本例

6、中工程文件夹名、工程名、顶层文件名都为decoder38。