北航三系verilog实验报告2015.doc

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1、2014-2015-2-G02A3050-1电子电路设计训练（数字EDA部分）实验报告（2015年5月20日）教学班学号姓名组长签名成绩120324120311**赵****120324120311**刘***120324120311**任***自动化科学与电气工程学院北京航空航天大学电子电路设计训练（数字EDA部分）实验报告目录（2015年5月20日）1实验一、简单组合逻辑和简单时序逻辑21.1实验任务1——简单组合逻辑21.2实验任务2——设计一个字节（8位）的比较器41.3实验1、2小结61.4实验任务3——简单分频时序逻辑电路的设计61.5实验3小结7实验二

2、、条件语句和always过程块82.1实验任务1——条件语句82.2实验任务2——always块的使用102.3实验小结12实验三、赋值、函数和任务143.1实验任务1——阻塞赋值与非阻塞赋值的区别143.2实验任务2——两种blocking模块写法的比较153.3实验任务3——在VerilogHDL中使用函数163.4实验任务4——平方、立方和阶乘运算163.5实验任务5——在verilog中使用任务（task）173.6实验小结20实验四、有限状态机214.1实验任务1——串行数据检测器214.2实验任务2——楼梯灯224.3实验任务3——选作楼梯灯264.4实

3、验小结2929北京航空航天大学电子电路设计训练（数字EDA部分）实验报告实验一、简单组合逻辑和简单时序逻辑1.1实验任务1——简单组合逻辑1.1.1实验要求（1）掌握基本组合逻辑电路的实现方法（2）初步了解两种基本组合逻辑电路的生成方法（3）学习测试模块的编写（4）通过综合和布局布线了解不同层次仿真的物理意义1.1.2模块的核心逻辑设计实验代码提供的是一个可综合的数据比较器。从语句中可以看出是比较数据a,b的结果，结果相同输出1，否则输出0.modulecompare(equal,a,b);inputa,b;outputequal;assignequal=(a==b

4、)?1:0;//a等于b时，equal输出为1，否则输出为0endmodule1.1.3测试程序的核心逻辑设计测试模块用于检测模块设计是否正确，给出输入信号，观察模块的内部信号和输出信号以确定设计是否正确。`timescale1ns/1ns//定义时间单位`include"./compare.v"29北京航空航天大学电子电路设计训练（数字EDA部分）实验报告modulet;rega,b;wireequal;initialbegina=0;b=0;#100a=0;b=1;#100a=1;b=1;#100a=1;b=0;#100a=0;b=0;#100$stop;end

5、comparem(.equal(equal),.a(a),.b(b));endmodule1.1.4仿真实验关键结果及其解释可以看出当输入相同时，输出为1，输入不同时，输出为0。29北京航空航天大学电子电路设计训练（数字EDA部分）实验报告1.2实验任务2——设计一个字节（8位）的比较器1.2.1实验要求比较两个字节的大小，若a[7:0]大于b[7:0]，则输出高电平，否则输出低电平。并改写测试模型，使其能进行比较全面的测试。1.2.2模块的核心逻辑设计modulecompare(equal,a,b);input[7:0]a,b;outputequal;assign

6、equal=(a>b)?1:0;//若a大于b则输出为高，否则输出为低endmodule1.2.3测试程序的核心逻辑设计使用random函数，随机生成仿真时a、b的值，形成全面的比较。`timescale1ns/1ns`include"./compare2.v"modulet2;reg[7:0]a,b;regclock;wireequal;initialbegina=0;b=0;clock=0;29北京航空航天大学电子电路设计训练（数字EDA部分）实验报告endalways#50clock=~clock;//形成时钟always@(posedgeclock)begi

7、nrepeat(10)begina={$random}%255;b={$random}%255;//随机生成测试的a与b的值endendinitialbegin#100000$stop;endcomparem2(.equal(equal),.a(a),.b(b));endmodule1.2.4仿真实验关键结果及其解释可以看出如a=11011100，b=01000110时，a大于b因此输出为高。29北京航空航天大学电子电路设计训练（数字EDA部分）实验报告1.3实验1、2小结综合就是把compare.v文件送到synplify或其他综合器进行处理，启动综合器编译。