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1、北京航空航天大学电子电路设计数字部分实验报告实验一简单组合逻辑设计2实验二简单分频时序逻辑电路的设计3一．实验目的：1．掌握最基本组合逻辑电路的实现方法。32．学习时序电路测试模块的编写。33．学习综合和不同层次的仿真。3实验三利用条件语句实现计数分频时序电路5实验四阻塞赋值与非阻塞赋值的区别7实验五用always块实现较复杂的组合逻辑：10实验六在VerilogHDL中使用函数12实验七在VerilogHDL中使用任务(task)14实验八利用有限状态机进行时序逻辑的设计17实验九楼梯灯19实验思考与总结29学院：学 号
2、：姓 名：实验一简单组合逻辑设计一．实验目的：1．掌握基本组合逻辑电路的实现方法。2．初步了解两种基本组合逻辑电路的生成方法。3．学习测试模块的编写。4．通过综合和布局布线了解不同层次仿真的物理意义。二．实验设备：安装Modelsim-6.5c的PC机。三．实验内容：描述一个可综合的数据比较器，比较数据a、b的大小，若相同，则给出结果1，否则给出结果0四．综合仿真结果实验二简单分频时序逻辑电路的设计一．实验目的：1．掌握最基本组合逻辑电路的实现方法。2．学习时序电路测试模块的编写。3．学习综合和不同层次的仿真。二．实验设备
3、：安装Modelsim-6.5c的PC机。三．实验内容：用always块和@(posedgeclk)或@(negedgeclk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果四．实验代码modulehalf_clk(reset,clk_in,clk_out);inputclk_in,reset;outputclk_out;regclk_out;always@(posedgeclk_in)beginif(!reset)clk_out=0;elseclk_out=~clk_out;endendmodule`timesc
4、ale1ns/100ps`defineclk_cycle50moduletop;regclk,reset;wireclk_out;always#`clk_cycleclk=~clk;initialbeginclk=0;reset=-1;#10reset=0;#110reset=1;#100000$stop;endhalf_clkm0(.reset(reset),.clk_in(clk),.clk_out(clk_out));endmodule五．综合仿真结果实验三利用条件语句实现计数分频时序电路一．实验目的：1．掌握条件语句
5、在简单时序模块设计中的使用。2．学习在Verilog模块中应用计数器。3．学习测试模块的编写、综合和不同层次的仿真。二．实验设备：安装Modelsim-6.5c的PC机。三．实验内容：仿真一个可综合风格的分频器，将10MB的时钟分频为500KB的时钟，定义一个计数器，原理同1/2分频器一样，只不过分频变为1/20。四．实验代码modulefdivision(RESET,F10M,F500K);inputRESET,F10M;outputF500K;regF500K;reg[7:0]j;always@(posedgeF10M)
6、if(!RESET)beginF500K<=0;j<=0;endelsebeginif(j==9)beginj<=0;F500K=~F500K;endelsej<=j+1;endendmodule`timescale1ns/1ps`defineclk_cycle50moduledivision_Top;regF10M,RESET;wireF500K_clk;always#`clk_cycleF10M=~F10M;initialbeginRESET=1;F10M=0;#100RESET=0;#100RESET=1;#10000
7、$stop;endfdivisionfdivision(.RESET(RESET),.F10M(F10M),.F500K(F500K_clk));endmodule五．综合仿真结果实验四阻塞赋值与非阻塞赋值的区别一．实验目的：1．通过实验,掌握阻塞赋值与非阻塞赋值的概念和区别。2．了解非阻塞和阻塞赋值的不同使用场合。3．学习测试模块的编写、综合和不同层次的仿真。二．实验设备：安装Modelsim-6.5c的PC机。三．实验内容：两个模块，一个阻塞赋值，一个非阻塞赋值，观察两者之间的区别四．实验代码moduleblocking
8、(clk,a,b,c);output[3:0]b,c;input[3:0]a;inputclk;reg[3:0]b,c;always@(posedgeclk)beginb=a;c=b;$display("Blocking:a=%d,b=%d,c=%d",a,b,c);endendmodul
