verilog hdl 实验报告

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1、实验一Modelsim仿真软件的使用一、实验目的（1）熟悉Modelsim软件（2）掌握Modelsim软件的编译、仿真方法（3）熟练运用Modelsim软件进行HDL程序设计开发二、实验内容1、实验要求用VerilogHDL程序实现一个异或门，Modelism仿真，观察效果。2、步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真3、方法moduleyihuo(a,b,c);inputa,b;outputc;assignc=a^b;endmodule测试程序：modulet_yih

2、uo;rega,b;wirec;initialbegina=0;forever#20a=~a;endinitialbeginb=0;forever#30b=~b;endyihuou1(a,b,c);endmodule二、实验结果波形图：三、分析和心得通过这次的实验，我基本熟悉Modelsim软件，掌握了Modelsim软件的编译、仿真方法。同时在编写程序的过程中，加深了我对课上所讲的HDL的语法的认识。实验二简单组合电路设计一、实验目的（1）掌握基于Modelsim的数字电路设计方法（2）熟练掌握HDL程序的不同实现方法二、实验内容1

3、、实验要求设计一个三人表决器（高电平表示通过），实验内容如下：（1）三个人，一个主裁判，两个副裁判；（2）规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。使用VerilogHDL程序实现上述实验内容，并使用modelsim仿真。2、方法moduletest(a,b,c,s);inputa,b,c;outputs;assigns=c

4、(b&a);endmodulemodulet_test;rega,b,c;wires;initialbegina=0;forever#10a=~a;endinitialbegin

5、b=0;forever#20b=~b;endinitialbeginc=0;forever#40c=~c;endtestu1(a,b,c,s);endmodule三、实验结果二、分析和心得通过本次实验，我掌握基于Modelsim的简单数字电路设计方法，且尝试了用不同方法实现功能，三人表决器可以通过testbench测试程序实现，也可以利用always模块实现，可见程序的设计思想是很重要的。实验三二进制全加器设计一、实验目的（1）熟悉VerilogHDL元件例化语句的作用（2）熟悉全加器的工作原理（3）用VerilogHDL语言设计四位

6、二进制全加器，并仿真，下载验证其功能二、实验内容1、实验要求（1）用VerilogHDL语言描述一位全加器，并使用modelsim仿真验证结果。（2）用VerilogHDL元件例化语句实现四位全加器，modelsim仿真验证结果。（3）设计程序将加法结果分开输出，即十位数和个位数分别用四位数组表示。2、方法moduleadd1(a,b,c,s,sc);inputa,b,c;outputs,sc;assign{s,sc}=a+b+c;endmodulemoduleadd4(ad1,ad2,c,ss,sc);input[3:0]ad1,a

7、d2;inputc;output[3:0]ss;outputsc;wirec1,c2,c3;add1u1(ad1[0],ad2[0],c,ss[0],c1);add1u2(ad1[1],ad2[1],c1,ss[1],c2);add1u3(ad1[2],ad2[2],c2,ss[2],c3);add1u4(ad1[3],ad2[3],c3,ss[3],sc);endmodule测试程序：modulet_add4;reg[3:0]ad1,ad2;regc;wiresc;wire[3:0]ss;initialbeginad1=4'b0;f

8、orever#10ad1=ad1+4'b1;endinitialbeginad2=4'b0;forever#80ad2=ad2+4'b1;endinitialbeginc=4'b0;forever#640c=c+4'b1;endadd4f1(ad1,ad2,c,ss,sc);endmodule三、实验结果波形图：四、分析和心得通过这次试验我熟悉了VerilogHDL元件例化语句的作用，并且熟悉全加器的工作原理。在四位全加器的过程中，也了解了如何调用模块。实验四二进制计数器设计一、实验目的（1）熟悉VerilogHDL时序电路的设计方法

9、；（2）了解清零和使能的概念，以及同步清零和异步清零的区别（3）用VerilogHDL语言设计二进制计数器，并仿真二、实验内容1、实验要求（1）编程实现二进制计数器并仿真。（2）编程实现十进制计数器，含同异步清零端和进位