Verilog HDL硬件描述语言实验报告

Verilog HDL硬件描述语言实验报告

ID:47433686

大小:149.00 KB

页数:18页

时间:2020-01-11

Verilog HDL硬件描述语言实验报告_第页
预览图正在加载中,预计需要20秒,请耐心等待
资源描述:

《Verilog HDL硬件描述语言实验报告》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、VerilogHDL实验报告学院:应用科学学院班级:电科13-2班姓名:学号:18实验一组合逻辑电路设计(1)实验目的(1)熟悉FPGA设计流程;(2)熟悉DE2开发板的基本元件使用(开关、发光二极管);(3)学习基本组合逻辑元件的VerilogHDL设计以及实现(数据选择器);(4)掌握连续赋值语句使用;实验内容本实验的目的是学习如何连接一个简单的外部输入、输出器件到FPGA芯片以及如何在FPGA器件上实现逻辑电路控制简单外部器件。考虑使用DE2开发板上拨动开关SW17-0(toggleSwitch)作为电路的输入。使用发光二极管(LightE

2、mitt-ingDiodes,LEDs)和7段显示数码管(7-segmentDisplay)作为电路的输出。第1部分连续赋值语句步骤1、新建QuartusII工程,选择CycloneIIEP2C35F672C6作为目标芯片,该芯片是DE2开发板上的FPGA芯片;2、编写VerilogHDL代码加入到QuarutsII工程;3、引脚分配,并编译工程该工程;4、将编译好的电路下载到FPGA器件。扳动拨动开关观察相应的发光二极管显示,验证电路功能是否正确;代码modulepart1(inputwire[2:0]SW,outputwireLEDR);wi

3、rer_g,s_g,qa,qb;andu1(r_g,SW[0],SW[1]);andu2(s_g,SW[1],SW[2]);noru3(qa,r_g,qb);18noru4(qb,qa,s_g);assignLEDR=qa;endmodule第2部分简单的数据选择器步骤1.新建QuartusII工程;2.在工程中加入8位宽的2选1数据选择器VerilogHDL代码。使用DE2开发板上的SW17作为输入s,开关SW7-0作为输入X,SW15-8作为输入Y。连接拨动开关SW到红色的发光二极管LEDR,同时连接输出M到绿色的发光二极管LEDG7-0。3

4、.引脚分配,确保作为电路的输入端口的CycloneIIFPGA的引脚正确连接到拨动开关SW,作为电路输出的PPGA引脚正确与LEDR和LEDG连接;4.编译;5.将编译好的电路下载到FPGA器件。通过扳动拨动开关SW改变电路输入,同时观察LEDR和LEDG的显示是否与之匹配,测试8位宽的2选1数据选择器的功能是否正确。代码设计文件modulepart2(input[17:0]SW,output[17:0]LEDR,output[7:0]LEDG);assignLEDR=SW;mux_8bit_2to1NQ(SW[17],SW[15:8],SW[7

5、:0],LEDG);endmodulemodulemux_2to1(inputs,inputx,y,outputm);assignm=(s&y)

6、(~s&x);endmodulemodulemux_8bit_2to1(inputS,18input[7:0]X,Y,output[7:0]M);mux_2to1m7(S,X[7],Y[7],M[7]);mux_2to1m6(S,X[6],Y[6],M[6]);mux_2to1m5(S,X[5],Y[5],M[5]);mux_2to1m4(S,X[4],Y[4],M[4]);mux_2to1m3(S,X

7、[3],Y[3],M[3]);mux_2to1m2(S,X[2],Y[2],M[2]);mux_2to1m1(S,X[1],Y[1],M[1]);mux_2to1m0(S,X[0],Y[0],M[0]);endmodule测试台文件`timescale1ns/100psmodulemux2to1_test;regx,y;regs;wirem;mux2to1M(s,x,y,m);initialbeginx=1;y=0;s=0;#10s=0;#10s=1;#10$stop;endendmodule波形18实验二组合逻辑电路设计(2)数码和显示实验目的

8、(1)采用always块设计组合逻辑电路;(2)熟悉二进制-十进制译码器和BCD码加法器等组合逻辑电路。实验内容(1)组合逻辑7段显示译码器(2)二进制-BCD转换电路(3)组合逻辑4位全加器(4)BCD码加法电路第1部分组合逻辑7段显示译码器步骤步骤1、1、新建QuartusII工程,在DE2开发板实现该电路。本试验的目的是用手动方式设计7段显示译码电路。要求只能使用连续赋值语句,将输出定义为关于输入的逻辑表达式。2、编写电路的VerilogHDL源文件,并将其包含到Quartus工程。将FPGA引脚连接到相应的拨动开关和7段显示数码管。(参考

9、UserManualfortheDE2board)。引脚分配过程也可以参考QuartusIIIntroductionusingVeril

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。