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1、第三部分VerilogHDL语言一、初识VerilogHDL三、VerilogHDL行为语句主要内容：二、VerilogHDL基础四、VerilogHDL设计风格五、常见组合与时序逻辑电路VerilogHDL描述一、初识VerilogHDL示例1：定义成一个模块：moduleendmoduleAND_G2(A,B,F);inputoutputA,B;F;输入端输出端示例2：示例3：moduleDFF(d,clk,clr,q,qb);....endmodulemoduleREG4(d,clk,clr,q,qb);output[3:0]
2、q,qb;input[3:0]d;inputclk,clr;endmoduleVerilogHDL中的模块1、模块的定义：所谓“模块(module)”可以理解为VerilogHDL语言的基本描述单位，它用于描述某个电路的功能或结构，以及它与其它模块通信的外部端口。一个复杂电路的完整VerilogHDL模型是由若个VerilogHDL模块构成的，每一个模块又可以由若干个子模块构成。模块所代表的硬件电路其范围可以从简单的门到整个大的系统.可以通过构造一个VerilogHDL模块间的清晰层次结构来描述极其复杂的大型设计。moduleend
3、module是模块唯一性的标识符双向端口2、模块的基本语法<模块名>(<端口列表>)端口说明(input,output,inout)数据类型说明逻辑功能或结构构成定义端口等价于硬件的引脚模块的核心连线型、寄存器型等。如果没有定义，默认是wire型。逻辑功能定义（1）用“assign”持续赋值语句定义。例：assignF=(～（Ａ＆Ｂ）)∣（～（Ｃ＆Ｄ））；“assign”语句一般用于组合逻辑电路的赋值，称为持续赋值。（2）调用元件（元件例化）。如下页例题。（3）用“always”过程块赋值。例：4位计数器模块设计modulecoun
4、t4(out,reset,clk);inputreset,clk;output[3:0]out;reg[3:0]out;always@(posedgeclk)beginif(reset)out<=0;elseout<=out+1;endendmodule例：2选1数据选择器not(sel_,sel);and(a1,a,sel_);and(b1,b,sel);or(out,a1,b1);moduleMUX2_1(out,a,b,sel);inputa,b,sel;outputout;//输入端口列表//输出端口列表endmodule/
5、/结构描述总结：1）VerilogHDL程序是由模块构成的，每个模块的内容都包含在module和endmodule两个关键字之间；每个模块实现特定的功能；模块可以进行层次嵌套。2）每个模块要进行端口定义，input定义输入端口、output定义输出端口。3）VerilogHDL程序的书写与C语言类似，一行可以写多条语句，也可以一条语句分成多行书写，每条语句以分号结束，endmodule语句后面不必写分号。4）用“/*……*/”和“//”可以对多行或一行程序进行注释（注释只是为了方便程序员理解程序,对编译是不起作用的）。Verilog
6、HDL中模块的描述方式Verilog既是一种行为描述的语言也是一种结构描述语言。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别包括：系统说明/系统级，算法级-设计文档/算法描述RTL/功能级-Verilog门级/结构级-Verilog版图/物理级-几何图形行为描述结构描述逻辑功能元器件及其之间的连接关系VerilogHDL提供了三种描述电路的方式：1）数据流方式；2）行为方式；3）结构方式；上述描述方式的混合。功能结构结构描述：在设计中，通过调用库中的元件来完成设计实体功能即用VerilogHDL定义的基本元件来描
7、述电路的结构构成。在VerilogHDL中可使用如下方式描述结构：（1）内置门级元件（逻辑门）notandnandornorxorxnor。(表7.1、7.2)（2）内置开关级元件（三极管及储存节点等）cmosnmospmos。（3）用户自己定义的模块。1、结构描述方式门元件调用格式：门元件名字<例化的门名字>（<端口列表>）普通的门的端口列表顺序为：（输出，输入1，输入2，输入3，….）；门元件的调用例如：andG2(F,A,B);moduleendmoduleAND_G2(A,B,F);inputoutputA,B;F;modu
8、lers_latch(y,yb,r,s);outputy,yb;inputr,s;norn1(y,r,yb);norn2(yb,s,y);endmodule例：1位全加器门级结构描述结构描述：moduleF_adder(A,B,Cin
