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时间:2021-01-20
《VerilogHDL基础实验可编程实验报告.docx》由会员上传分享,免费在线阅读,更多相关内容在应用文档-天天文库。
1、可编程逻辑器件设计实验报告实验名称:第二部分:VerilogHDL基础实验实验目的:掌握QuartusII软件的基本使用方法,完成基本时序电路设计实验时间:2014年06月19日地点:803实验室学生姓名:学号:实验名称:简单D触发器实验一 简单D触发器1、实验步骤(1)创建工程启动NewProjectWizard,创建一个工程。(2)创建文件选择菜单File—>New—>VerilogHDLFile,创建一个VerilogHDL文件,在VerilogHDL文件中编写能够完成实验功能的VerilogHDL代码。(3)编译工程选择菜单Proc
2、essing—>StartCompilation,或者单击按钮。(4)观察RTL视图选择菜单Tools—>NetlistViewers—>RTLViewer即可生成RTL视图。(5)仿真1).创建VWF文件选择菜单File—>New—>VectorWaveformFile2).设定“EndTime”选择菜单EditFile—>EndTime,在弹出的对话框中将Time设置为20us。3).在VWF文件中输入信号节点选择菜单View—>UtilityWindows—>NodeFinder,在出现的对话框中将Filter框中设置为Pins:all
3、,再单击List按钮,从端口列表中选择需要观察的并拖到波形编辑窗口中。4).编辑输入信号波形5).观察仿真结果选择菜单Processing—>StartSimulation,或者单击按钮,观察输出波形。2.VerilogHDL代码module_DFF(clk,d,q);inputclk,d;outputq;regq;always@(posedgeclk)beginq<=d;endendmodule3.RTL视图4.仿真波形实验二 同步置数的D触发器1.实验步骤(1)创建工程启动NewProjectWizard,创建一个工程。(2)创建文件选
4、择菜单File—>New—>VerilogHDLFile,创建一个VerilogHDL文件,在VerilogHDL文件中编写能够完成实验功能的VerilogHDL代码。(3)编译工程选择菜单Processing—>StartCompilation,或者单击按钮。(4)观察RTL视图选择菜单Tools—>NetlistViewers—>RTLViewer即可生成RTL视图。(5)仿真1).创建VWF文件选择菜单File—>New—>VectorWaveformFile2).设定“EndTime”选择菜单EditFile—>EndTime,在弹出
5、的对话框中将Time设置为20us。3).在VWF文件中输入信号节点选择菜单View—>UtilityWindows—>NodeFinder,在出现的对话框中将Filter框中设置为Pins:all,再单击List按钮,从端口列表中选择需要观察的并拖到波形编辑窗口中。4).编辑输入信号波形5).观察仿真结果选择菜单Processing—>StartSimulation,或者单击按钮,观察输出波形。2.VerilogHDL代码moduletbu(clk,d,load,q);inputclk,d,load;outputq;regq;always@
6、(posedgeclk)beginif(!load)q<=1;elseq<=d;endendmodule3.RTL视图4.仿真结果实验三 同步置数异步清零的D触发器1.实验步骤(1)创建工程启动NewProjectWizard,创建一个工程。(2)创建文件选择菜单File—>New—>VerilogHDLFile,创建一个VerilogHDL文件,在VerilogHDL文件中编写能够完成实验功能的VerilogHDL代码。(3)编译工程选择菜单Processing—>StartCompilation,或者单击按钮。(4)观察RTL视图选择菜
7、单Tools—>NetlistViewers—>RTLViewer即可生成RTL视图。(5)仿真1).创建VWF文件选择菜单File—>New—>VectorWaveformFile2).设定“EndTime”选择菜单EditFile—>EndTime,在弹出的对话框中将Time设置为20us。3).在VWF文件中输入信号节点选择菜单View—>UtilityWindows—>NodeFinder,在出现的对话框中将Filter框中设置为Pins:all,再单击List按钮,从端口列表中选择需要观察的并拖到波形编辑窗口中。4).编辑输入信号波
8、形5).观察仿真结果选择菜单Processing—>StartSimulation,或者单击按钮,观察输出波形。2.VerilogHDL代码moduletzyq_d
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