资源描述：
《EDA技术与VerilogHDL实验报告.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、EDA技术与VerilogHDL实验报告学生姓名：樊奇峰学生学号：20102533所在班级：10级电科（2）班实验老师：陈亮亮实验地点地点：理工楼实验一EDA实验箱使用一．实验目的1．GW48教学实验系统原理与使用介绍2．熟悉QuartusII两种输入方式下编译、仿真简单的组合电路。二．实验内容首先了解GW48系统使用注意事项以及GW48系统主板结构与使用方法，接着对各实验电路结构图特点与适用范围简述。最后在QuartusII界面下，用文本输入和图形输入分别验证七选一多路选择器的功能。三．程序清单文本输入如下所示：modulemux71(a,b,c,d,e
2、,f,g,s,y);inputa,b,c,d,e,f,g;outputy;input[2:0]s;regy;always@(a,b,c,d,e,f,g,s)case(s)0:y<=a;1:y<=b;2:y<=c;3:y<=d;4:y<=e;5:y<=f;6:y<=g;default:y<=a;endcaseendmodule图形输入如下所示：四、实验步骤1、新建一个名称为MUX71a的工程，并在该文件夹中新建一个MUX71a.v的文件。2、编译代码，编译成功后进行第三步，若不成功则查改代码中的错误。3、在工程文件夹中新建一个MUX71a.vwf的波形文件，
3、导入工程端口，设置输入波形，仿真得出输出端口波形。4、验证输出端口波形是否达到七选一多路选择器的功能。五、实验数据仿真波形如下图所示。六、实验小结通过对EDA实验箱使用，了解了GW48教学实验系统原理与使用介绍；熟悉QuartusII两种输入方式下编译、仿真简单的组合电路。实验二用原理图和VerilogHDL语言设计一位全加器一．实验目的熟悉在QuartusII下用原理图和VerilogHDL语言设计一位全加器。二．实验内容在QuartusII下用原理图和VerilogHDL语言设计一位全加器，并编译、仿真验证其功能。三．程序清单全加器顶层文件设计：半加器
4、描述：四．实验步骤1、新建一个名称为f_adder的工程，并在该文件夹中新建一个f_adder.bdf的文件。2、新建一个名称为h_adder.v的文件。3、编译工程，编译成功后进行下一步，若不成功则查改错误。4、在工程文件夹中新建一个f_adder.vwf的波形文件，导入工程端口，设置输入波形，仿真得出输出端口波形。5、验证输出端口波形是否实现一位全加器的功能。五、实验数据I、全加器仿真波形如下图所示：II、半加器仿真波形如下图所示：六、实验小结通过此次实验熟悉在QuartusII下用原理图和VerilogHDL语言设计一位全加器。实验三含异步清0和同步
5、时钟使能的4位加法计数器一．实验目的熟悉在QuartusII下设计含异步清0和同步时钟使能的4位加法计数器。二．实验内容在QuartusII下设计含异步清0和同步时钟使能的4位加法计数器，并编译、仿真验证其功能。三．程序清单计数器顶层文件设计：10进制计数器文本输入：moduleCNT10(clk,rst,en,load,cout,dout,data);inputclk,en,rst,load;input[3:0]data;output[3:0]dout;outputcout;reg[3:0]q1;regcout;assigndout=q1;always@
6、(posedgeclkornegedgerst)beginif(!rst)q1<=0;elseif(en)beginif(!load)q1<=data;elseif(q1<9)q1<=q1+1;elseq1<=4'b0000;endendalways@(q1)if(q1==4'h9)cout=1'b1;elsecout=1'b0;endmodule60位计数器文本输入：moduleCNT60(CLK,EN,RST,LOAD,COUT1,COUT2,DOUT1,DOUT2,DATA);inputCLK,EN,RST,LOAD;input[3:0]DATA;o
7、utput[3:0]DOUT1;output[2:0]DOUT2;outputCOUT1;outputCOUT2;reg[3:0]Q1;reg[2:0]Q2;regCOUT1;regCOUT2;assignDOUT1=Q1;assignDOUT2=Q2;always@(negedgeCLKornegedgeRST)beginif(!RST)Q1<=0;elseif(EN)beginif(!LOAD)Q1<=DATA;elseif(Q1<9)Q1<=Q1+1;elseQ1<=4'b0000;endendalways@(Q1)if(Q1==4'h9)COUT1
8、=1'b1;elseCOUT1=1'b0;always@(nege
