实用计数器的VHDL设计.doc

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1、杭州电子科技大学《EDA技术实验》实验名称：计数器的VHDL设计学院通信工程班级通信三班学号姓名杨海清指导教师居建林2016年10月31日实用计数器的VHDL设计1.实验目的完成具有异步复位和同步加载功能十进制计数器和移位寄存器的设计，十六进制7段数码显示译码器的设计实验2.实验内容根据所给例子完成具有异步复位和同步加载功能十进制计数器和移位寄存器的设计，编写相应代码并进行仿真1.十进制计数器的设计代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_

2、UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN,LOAD:INSTD_LOGIC;DATA:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN,LOAD)VARIABLEQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='0

3、'THENQ:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENIF(LOAD='0')THENQ:=DATA;ELSEIFQ<9THENQ:=Q+1;ELSEQ:=(OTHERS=>'0');ENDIF;ENDIF;ENDIF;ENDIF;IFQ="1001"THENCOUT<='1';ELSECOUT<='0';ENDIF;DOUT<=Q;ENDPROCESS;ENDbehav;仿真结果：2：移位寄存器的VHDL设计代码：LIBRARYIEEE;USEI

4、EEE.STD_LOGIC_1164.ALL;ENTITYSHFTISPORT(CLK,LOAD:INSTD_LOGIC;QB:OUTSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDSHFT;ARCHITECTUREbehavOFSHFTISSIGNALREG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK,LOAD)BEGINIFCLK'EVENTANDCLK

5、='1'THENIFLOAD='1'THENREG8<=DIN;ELSEREG8(6DOWNTO0)<=REG8(7DOWNTO1);ENDIF;ENDIF;ENDPROCESS;QB<=REG8(0);DOUT<=REG8;ENDbehav;仿真结果：1.十六进制7段数码显示译码器的设计：代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDECL7SISPORT(CLK,RST,EN:INSTD_LOGIC;

6、LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));END;ARCHITECTUREoneOFDECL7SISBEGINPROCESS(CLK,RST,EN)VARIABLEQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='0'THENQ:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENIFQ<9THENQ:=Q+1;ELSEQ:=(OTHERS=>'0');ENDIF;ENDIF;ENDIF;CASE

7、QISWHEN"0000"=>LED7S<="";WHEN"0001"=>LED7S<="";WHEN"0010"=>LED7S<="";WHEN"0011"=>LED7S<="";WHEN"0100"=>LED7S<="";WHEN"0101"=>LED7S<="";WHEN"0110"=>LED7S<="";WHEN"0111"=>LED7S<="";WHEN"1000"=>LED7S<="";WHEN"1001"=>LED7S<="";WHEN"1010"=>LED7S<="";WHEN"1011"=>LED7

8、S<="";WHEN"1100"=>LED7S<="";WHEN"1101"=>LED7S<="";WHEN"1110"=>LED7S<="";WHEN"1111"=>LED7S<="";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;仿真结果：在每个CLK上升沿，输出数据都上升一位（按照7段译码器），实现了自动