时序逻辑VHDL设计——计数器

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1、实验名称：实验6时序逻辑VHDL设计——计数器班级：09电气2Z学号：09312213姓名：钱雷一、结合74160芯片的逻辑功能，对（1）中所设计的程序进行改进，用VHDL设计一个带有高电平使能信号，低电平清零信号，低电平置数信号的十进制计数器。1.实体框图2.程序设计①编译前的程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityCNT10isport(CLK,RST,LD,EP,ET:instd_logic;D:instd_log

2、ic_vector(3downto0);Q:outstd_logic_vector(3downto0);CO:outstd_logic);endCNT10;architecturebehavofCNT10isbeginprocess(CLK,RST,LD,EP,ET)variableQI:std_logic_vector(3downto0);beginifRST='0'thenQI:=(others=>'0');elsifCLK'EVENTandCLK='1'thenifLD='0'thenQI:=D;elsifEP='1'andET

3、='1'thenifQI<9thenQI:=QI+1;elseQI:=(others=>'0');endif;endif;ifQI=9thenCO<='1';elseCO<='0';endif;Q<=QI;endprocess;endbehav;②程序编译错误情况③正确的程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityCNT10isport(CLK,RST,LD,EP,ET:instd_logic;D:instd_logic_v

4、ector(3downto0);Q:outstd_logic_vector(3downto0);CO:outstd_logic);endCNT10;architecturebehavofCNT10isbeginprocess(CLK,RST,LD,EP,ET)variableQI:std_logic_vector(3downto0);beginifRST='0'thenQI:=(others=>'0');elsifCLK'EVENTandCLK='1'thenifLD='0'thenQI:=D;elsifEP='1'andET='1'

5、thenifQI<9thenQI:=QI+1;elseQI:=(others=>'0');endif;endif;endif;ifQI=9thenCO<='1';elseCO<='0';endif;Q<=QI;endprocess;endbehav;3.仿真波形图4.仿真波形分析输入端D0—D3是输入置数端，EP，ET是使能端，并且高电平有效，LD是置数控制端口，低电平有效，RST是清零端，低电平有效。在CKL脉冲下，当RST为低电平时，Q清零；当LD为高电平的时候，Q实现十进制数计数功能；当LD为低电平时，实现置数功能，Q=D。二、

6、76进制的BCD码的VHDL设计1.实体框图2.程序设计①正确的程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityCDU_76isport(CLK:instd_logic;Q:outstd_logic_vector(7downto0));endentityCDU_76;architectureAAAofCDU_76issignalCOUT2,COUT1:std_logic_vector(3downto0);beginprocess

7、(CLK)beginif(CLK'eventandCLK='1')thenif(COUT2=7andCOUT1=5)thenCOUT2<="0000";COUT1<="0000";elsif(COUT1=9)thenCOUT2<=COUT2+1;COUT1<="0000";elseCOUT2<=COUT2;COUT1<=COUT1+1;endif;endif;endprocess;Q<=COUT2&COUT1;endarchitectureAAA;3.仿真波形图4.仿真波形分析输入脉冲信号CLK，然后进行76进制的BCD码计数，BCD

8、码是四位二进制数，所以76分成高四位和低四位。76进制计数有0——75这76个状态。当个位数计数到9时向高位进位，个位清零，其余情况十位不变，个位计数。三、156进制的BCD码的VHDL设计1.实体框图2.程序设计①编译