四位二进制减计数器.doc

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1、成绩评定表学生班级学号120306专业通信工程课程设计题目四位二进制减计数器评语组长签字：成绩日期2014年7月15日课程设计任务书学院信息科学与工程学院专业通信工程学生班级学号120306课程设计题目四位二进制减计数器（缺1001,1010）实践教学要求与任务:1、了解数字系统设计方法2、熟悉VHDL语言及其仿真环境、下载方法3、熟悉Multisim环境4、设计实现四位二进制减计数器（缺1001,1010）工作计划与进度安排:第一周熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，包括采用触发器设计和超高速硬件描述语言设计，体会自上

2、而下、自下而上设计方法的优缺点。第二周在QuartusⅡ环境中用VHDL语言实现四位二进制减计数器（缺1001,1010）显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制减计数器（缺1001,1010），并通过虚拟器验证其正确性。指导教师：2014年6月19日专业负责人：2014年6月19日学院教学副院长：2014年6月20日摘要QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescription

3、Language）等多种设计输入形式，嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Multisim是InteractiveImageTechnologies(ElectronicsWorkbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件。在QuartusII8.1软件中，建立名为wq的工程，用四位

4、二进制减法计数器的VHDL语言实现了四位二进制减法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。 在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制减法计数器（缺1001,1010）的驱动方程。在Multisim软件里画出了四位二进制减法计数器的逻辑电路图。分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图，证明四位二进制减法计数器设计成功。 关键字：VHDL语言；四位二进制减计数器；QUARTUSⅡ；Multisim目录1.课程设

5、计目的12.设计框图13.实现过程23.1QuartusⅡ实现过程23.1.1建立工程23.1.2VHDL源程序43.1.3波形仿真53.1.4引脚锁定与下载73.1.5仿真结果分析93.2multisim实现过程93.2.1求驱动方程93.2.2画逻辑电路图113.2.3逻辑分析仪的仿真123.2.4结果分析134.总结145.参考文献151.课程设计目的1.了解四位二进制减法计数器的工作原理和逻辑功能；2.学会用VHDL语言对计数器进行编译和仿真；3.掌握QuartusII的使用方法；4.掌握Multisim的使用方法。2.设计框图状态转换图是描述时

6、序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。在本课程设计中，四位二进制同步减法计数器用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了10011010两个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下：四位二进制同步减法计数器CP输入减法计数脉冲C输出进位信号A：结构示意框图11111110110111001011100001110000000100100011010001010110（缺1001,1010）B:状态转换图3.实现过程3.1

7、.QuartusⅡ实现过程3.1.1建立工程（1）点击File–>NewProjectWizard创建一个新工程。点击Next，为工程选择存储目录、工程名称、顶层实体名等，并点击Next，若目录不存在,系统可能提示创建新目录，如图1所示，点击“是”按钮创建新目录；图1选择存储目录、工程名称、顶层实体名（2）系统提示是否需要加入文件，在此不添加任何文件，如图2；图2是否添加文件（3）点击Next，进入设备选择对话框，如图3，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；图3设备选择（4）点击Next，系统显示如图4，提示是否

8、需要其他EDA工具，这里不选任何其他工具；图4是否需要其他EDA工具（5）点击N