实验四四位二进制同步计数器.doc

《实验四四位二进制同步计数器.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、实验四四位二进制同步计数器一、目的:1.能了解四位元二进制同步计数器的设计原理及其特性。2.能设计一个四位元二进制同步计数器。3.能自行以CPLD数位发展实验系统验证所设计电路的正确性。二、电路图：三、实验器配置图：四、实验步骤与画面：1．建立一个名为count16.vhd的新文件，并在QuartusⅡ文字编辑器中,以VHDL语言来设计程式，图为四位二进制计数器的ＶＨＤＬ代码。其中clk为时钟端口，ｃｌｋ为异步清零端，Ｑ为计数输出端口，ｃｏ为进位输出端口。2.存储、检查及编译。3．创建元件符号。４.创建波形文件，设定合适的端口信号，仿真元件的波形。观察波形图可以看出当芯片可以实现１６进制计数

2、功能。五、相关说明：1.同步计数器的意义是将所有正反器的时脉连接在一起，当时脉进来时，所有的正反器同时被触发而动作，因此传递延迟时间就可以大为缩短，计数的速度就会增快。2.我们可以利用MAX+plusⅡ的TimingAnalyzer来比较同步计数器与非同步计数器(单元十)的传递延迟状况，图U12-3(a)与图U12-3(b)为分析所得结果，从图中可以发现，同步计数器从时脉输入到各级的输出，其传递延迟时间皆相同，而非同步计数器则越到后级传递延迟时间越长。3.图U12-2的程式设计方法，也可以改用D型正反器来设计，如图U12-4所示，您可以发现此种设计同步计数器的方法较简洁。4.若要将图U12-

3、4改成下数计数器，只要将叙述ff[].d=ff[].q+1；改成ff[].d=ff[].q-l；即可。5.图U12-5为四位元含致能及清除的模10上下数计数器，其中的设计重点为：(1)为了能在高频计数电路应用，本电路的清除方式采同步清除式设计，并不利用正反器本身的elrn脚，而是当clr脚输入为鬲态时，令所有正反器的D输入脚为o，达到清除的目的。(2)程式中使用了巢状的IFTHEN叙述，须注意每一层的IFTHEN、ELSIF、ELSE及ENDIF的对应，不要弄乱了，否则会很麻烦。6.图U12-5的程式，可以建成一个符号档(如图U12-6)，以供以后设计多位数的计数器时使用。六、自我练习问题1

4、：请将图U12-4改成下数计数器，并利用CPLD实验系统验证结果是否正确。问题2：请以AHDL语言设计一同步式模12上下数计数器，并利用CPLD实验系统验证功能是否正确。