数电 四位二进制减法计数器 课设

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1、成绩评定表学生姓名高亮班级学号1103060128专业通信工程课程设计题目四位二进制减法计数器评语组长签字：成绩日期20年月日学院信息科学与工程学院专业通信工程学生姓名高亮班级学号1103060128课程设计题目四位二进制减法计数器（缺0011，0100，0101，0110，1000）实践教学要求与任务:1、了解数字系统设计方法2、熟悉VHDL语言及其仿真环境、下载方法3、熟悉Multisim环境4、设计实现四位二进制减法计数器工作计划与进度安排:第一周熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，包括采用触发器设计和超高速硬

2、件描述语言设计，体会自上而下、自下而上设计方法的优缺点。第二周1.在QuartusⅡ环境中用VHDL语言实现四位二进制减法计数器(缺0011，0100，0101，0110，1000），2.在Multisim环境中仿真实现四位二进制减法计数器（缺0011，0100，0101，0110，1000），指导教师：201年月日专业负责人：201年月日学院教学副院长：201年月日课程设计任务书摘要本文首先在QuartusII8.1中建立名为count10的工程，并用四位二进制减法计数器的VHDL语言实现了四位二进制减法计数器的仿真波形图，继续进行相关操作锁定了所

3、需管脚，将其下载到实验箱。然后通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，由JK触发起的特征方程建立相关方程，进行计算，得出了四位二进制减法计数器（缺0011，0100，0101，0110，1000）的驱动方程。进而在Multisim软件中画出了四位二进制减法计数器的逻辑电路图。经过运行，由红灯的亮灭顺序及绿灯的状态还有在逻辑分析仪里出现与仿真波形一样的波形图。说明四位二进制减法计数器（缺0011，0100，0101，0110，1000）设计成功。关键字：四位二进制减法计数器；JK触发器；驱动方程；仿真波形图；逻辑电路

4、图。目录1、课程设计目的22、课程题目实现框图23、实现过程33.1QuartusII8.1实现过程（VHDL)....................................................................................33.1.1建立工程33.1.2调试程序43.1.3波形仿真113.1.4仿真结果分析153.1.5引脚锁定与下载153.2Multisim实现过程（电路设计)..........................................................

5、.............173.2.1求驱动方程173.2.2画逻辑电路图213.2.2逻辑分析仪的仿真223.2.3仿真结果分析224、设计总结235、参考文献24126一、课程设计目的1、了解数字系统设计方法。2、熟悉VHDL语言及其仿真环境、下载方法。　　3、熟悉Multisim环境，学会使用逻辑符号及元件画逻辑电路图。二、课程题目实现框图　１、如图2-1所示是四位二进制减法计数器的结构示意框图。CP是输入减法计数脉冲，所谓计数，就是计CP脉冲个数，每来一个脉冲计数器就减一个1，当不够减时就向高位错位。２、根据二进制减法计数器的规律可以画出如

6、图2-2所示的四位二进制减法计数器的状态图。11111100101110101001100001110110000000010010001101000101／０／０图2-14位二进制减法计数器的状态图126三、实现过程3.1QuartusII8.1实现过程（VHDL)3.1.1建立工程图3-1QUARTUS软件的启动界面(1)点击File–>NewProjectWizard创建一个新工程，系统显示如图3-2。126图3-2工程创建向导的启始页（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图3-3所示；（3）点击Next，若目录不存

7、在，系统可能提示创建新目录，如图3-4所示，点击“是”按钮创建新目录，系统显示如图3-5所示；（4）系统提示是否需要加入文件，在此不添加任何文件；（5）点击Next，进入设备选择对话框，如图3-6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；（6）点击Next，系统显示如图3-7，提示是否需要其他EDA工具，这里不选任何其他工具；（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图3-8，在窗口左侧显示出设备型号和该工程的基本信息等。126图3

8、-3输入工程名称、存储目录图3-4提示是否创建新文件夹126图3-5提示是否添加文件提示是否添加文件图3-6