DDR走线长度及原理分析.doc

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1、关于DDR各种信号线走线长度的要求，写一下自己的总结：1、DDR时钟线走严格的差分线，要求长度误差小。---时钟线是系统的基准，如果差分线不等长，会造成采样点不准确（不在时钟上升沿中点）；如果线距不一致，无法有效消除干扰。DQS走线类似于DDRCLK。2、DDR地址线、片选和控制线和时钟线长度差应该在一定范围。---DDR在上电初始化过后，读写操作首先要送出行地址，及使能各控制信号。如果控制线或地址线比时钟线短太多，延时就会很小，会出现控制信号或地址到时，CLK还处于不稳定状态，导致采样错误，无法正确读写到数据。而如果ADDR走线比CLK走

2、线长太多，造成的延时会很大，会降低读写效率。注：有的资料中写ADDR和控制线只能比CLK长，不能短，个人以为是短了容易出问题，而长了大不了就是降低读写效率，不会引起数据错误以至于死机之类的。3、数据线和时钟线长度一致。---应该是SDRAM的要求。因为DDR及后续的DDR2、DDR3引入了DQS来校准数据周期，数据线不必和时钟线进行严格等长。每8bit的数据都有一对差分的DQS对应，DQ和该组对应的DQS保证一定的长度误差即可。DATA和ADDR的长度，个人认为没关系。4、DQ长度和ADDR长度没关系哇？---不管是采样地址还是数据，都是以

3、时钟作为参考的，所以这2个线长度木关系。5、DDR下面的POWER层割地最好也要完整，防止参考平面不一致造成不稳定。虽然个人认为这个对四层板来说应该不是那么重要，毕竟上面还有GND层，以防万一嘛。6、CK上的串阻，端接电阻位置也尽可能等长，如果有多片DDR，每组CLK走相同长度，比如2片16bitDDR,对于CPU来说应该是当成一片32bit的存储器来操作的。7、上文中的“一定范围的具体数值和PCB工艺、线宽、线距及跑的速度都有关系，太复杂了，我也不知道怎么算。以上属个人学习总结，解释权归个人所有。