DDR3走线规则.pdf

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1、3PCB设计建议3.1Fanout封装设计建议Hi3716M的封装为PBGA600，管脚间距0.8毫米。在PCB设计时，可以采用四层PCB板的设计，建议如下分层：TOP层：信号走线内一层：地平面层内二层：电源平面层BOTTOM层：信号走线在成本非常敏感的应用方案中，也可以采用二层PCB板的设计，PCB分层建议如下：TOP层：信号走线和部分电源走线BOTTOM层：地平面层和部分电源走线PCB设计注意事项：元器件布局在TOP层，信号线尽量走TOP层，滤波小电容可放在BOTTOM层。

2、电源管脚用走粗线。尽量保持BOTTOM层为一个完整的地平面层。主芯片出线推荐过孔大小为8mil，线宽为5mil。PCB材料FR-4，PCB板厚度为1.6毫米，铜箔厚度为1盎司，填充介质介电常数4.2。主芯片出线示例如图3-1所示。图3-1主芯片出线示例图3.2DDRSDRAM接口电路设计建议Hi3716M内部集成了32位宽的DDR2//DDR3兼容接口控制器。3.2.1DDR2接口设计DDR2SDRAM容量要求为256MB时，DDR2接口推荐外接2片16bit数据位宽的DDR2SDRAM颗粒；两个16

3、bit数据位宽的数据总线DDRA_DQ[0:15]和DDRB_DQ[0:15]拼成一个32bit数据位宽的数据总线。DDRB_DQ[0:15]对应32bit位宽数据总线DQ[16:31]。容量要求为512MB时，DDR2接口推荐外接4片8bit位宽的DDR2SDRAM颗粒。外接4片8bit数据位宽的DDR2颗粒时，需要采用至少4层PCB板的设计。外接16bit数据位宽DDR2SDRAM颗粒的情况下，DDR2SDRAM接口连接如图3-2所示。图3-2DDR2SDRAM16位接口示意图在外接8bit数据位宽DDR

4、2SDRAM颗粒的情况下，DDR2SDRAM接口连接如图3-3所示。图3-3DDR2SDRAM8bit数据位宽接口示意图3.2.2DDR2信号线阻抗匹配设计DDR2信号线阻抗匹配设计分成两种情况：两层板四层板3.2.2.1两层PCB板设计，DDR2信号线阻抗匹配设计DQ[0:31]/DM/DQS直接连接。传输线阻抗控制在140Ω，输出方向推荐采用ClassI驱动，SDRAM接收端ODT配置为150Ω，输入方向推荐SDRAM端驱动采用HalfDriver,接受端ODT配置为150Ω。DQS的差分线阻抗控

5、制为100Ω。CLK信号直接连接。差分线阻抗100Ω，建议采用ClassI驱动，并在靠近接收端跨接250Ω电阻。拓扑结构如图3-4所示。图3-4CLK直接连接ClassI驱动拓扑结构ADDR/CTRL在源端串联Rs=75Ω电阻，传输线阻抗控制在140Ω，推荐采用ClassI驱动。拓扑结构如图3-5所示。图3-5ADDR/CTRLClassI驱动3.2.2.2四层PCB板设计，DDR2信号线阻抗匹配设计DQ[0:31]/DM/DQS直接连接。传输线线阻抗控制50Ω，输出方向推荐采用ClassI驱动，SDRAM接

6、收端ODT配置为50Ω；输入方向SDRAM端驱动推荐采用FullDriver,接收端ODT配置为75Ω。DQS的差分线阻抗控制为100Ω。CLK信号差分传输线阻抗100Ω!10%。驱动单负载应用，建议采用ClassI驱动，并在靠近接收端采用戴维南100Ω并联匹配，拓扑如图3-6所示。图3-6CLK单负载应用ClassI驱动拓扑结构DDR_DVDDIF驱动双负载应用，阻抗控制在50Ω，建议采用ClassI驱动，采用T型拓扑结构，在分支点上拉50Ω，并保证分支线最短，至少小于主干线1/2的长度，拓扑结构如图3-7

7、所示。图3-7CLK双负载应用ClassI驱动T型拓扑结构ADDR/CTRL驱动2个负载时，阻抗控制50Ω，推荐采用T型拓扑结构，配置为ClassI驱动，slewrate设为最快，分支点上拉50Ω，或者靠近各接收端分别串联50Ω，L1>2%L2，如图3-8、图3-9所示。图3-8ADDR/CTRL2个负载ClassI驱动T型拓扑结构1图3-9ADDR/CTRL2个负载ClassI驱动T型拓扑结构2驱动单负载时，应用于4层板，传输线阻抗控制在50Ω，推荐采用ClassI驱动。3.2.2.3DDR2接口信号线PC

8、B走线建议为了保证DDR2SDRAM部分的时序及信号完整性，建议按照如下原则进行PCB设计：二层板DDR2部分完全拷贝海思参考板PCB设计，包括信号走线、电源和地走线，PCB材料参数：PCB材料FR-4，PCB板厚度为1.6毫米，铜箔厚度为1盎司，填充介质介电常数44。四层板参考以下信号线走线建议。信号线走线建议理论上如果CLK、DQS、DQ[0:31]、ADDR[0:14]、BA[0:2]、DM、