DDR3布局布线规则与 实例

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1、DDR3布局布线译自飞思卡尔官方文档HardwareDevelopmentGuidefori.MX6Quad,6Dual,6DualLite,6SoloFamiliesofApplicationsProcessorsIMX6SerialLayoutRecommendations25/25目录1.DDR原理性连接框图32.DDR布局布线规则43.DDR布线细节63.1数据线的交换63.2DDR3（64bits）T型拓扑介绍63.3DDR3（64bits）Fly‐by型拓扑介绍63.42GBDDR布局布线建议63.54GBDDR布局布线建议74.DD

2、R布局布线实例84.14片DDRT型拓扑实例94.28片DDRFly‐by型拓扑实例135.高速信号布线建议206.地平面设计建议207.DDRPOWER布线建议238.参考259.声明2525/251.DDR原理性连接框图图1、图2为I.MX6DQ/SDL与DDR连接框图，连接示意一目了然。图1DDR3与i.MX6DQ/SDL连接示意图图2LPDDR2与i.MX6DQ/SDL连接示意图25/251.DDR布局布线规则DDR3在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为50Ω，差分100Ω。图3给出了DDR及其去耦电容的最终布局，其中左图

3、是顶层布局，右图为底层布局，共计4片DDR3芯片，顶层、底层各两片。DDR应该尽量靠近CPU，这样可以减小寄生参数和传播延时。图3DDR和去耦电容的布局DDR3的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，并不推荐使用该种方法。各信号线布线长度要求如表1所示。表1所有信号线等长的布线方式25/25以字节为单位分组等长布线，该种布线方式以“小组”为单位作等长处理，实际工

4、程当中等长处理容易实现，但是这种方式约束规则较为复杂，毕竟每“小组”都需要一个约束规则。表2给出了以字节为单位分组等长布线要求。表2以字节为单位分组等长1.Clock(min):Clock的最短长度，因为它有一个±5mil的容差最后，还有一个需要注意的是阻抗匹配问题，推荐单端50Ω，差分100Ω。25/251.DDR布线细节i.MX6DDR的布线，可以将所有信号分成3组：数据线组、地址线组和控制线组，每组各自设置自己的布线规则，但同时也要考虑组与组之间的规则。1.1数据线的交换在DDR3的布线中，可以根据实际情况交换数据线的线序，但必须保证是以字

5、节为单位（数据0~7间是允许交换线序，跨字节是不允许的），这样可以简化设计。■布线尽量简短，减少过孔数量。■布线时避免改变走线参考层面。■数据线线序，推荐D0、D8、D16、D24、D32、D40、D48、D56不要改变，其它的数据线可以在字节内自由调换（seethe“WriteLeveling”sectioninJESD79‐3E）。■DQS和DQM不能调换，必须在相应通道。1.2DDR3（64bits）T型拓扑介绍当设计采用T型拓扑结构，请确认以下信息。■布线规则见上文表2。■终端电阻可以省略。■布线长度的控制。■DDR数量限制在4片以下。1

6、.3DDR3（64bits）Fly‐by型拓扑介绍当采用Fly‐by的拓扑结构时，在设计中请注意以下事项。■DDR控制器集成了地址镜像功能。■终端电阻不可以省略。1.42GBDDR布局布线建议4片DDR共计2GB内存。■保证T型拓扑的对称性。■减少过孔，避免多次换层。■禁止分割走线下的参考层。25/25图4是T型拓扑的结构框图，在i.MX6设计中，ADDR/CMD/CTRL信号会用到这种拓扑结构。图4ADDR/CMD/CTRL信号拓扑结构图5给出了DDR各数据线（64bits）的布线结构图，它是点对点的布线方式，以字节为单位，具体布线约束见上文表

7、2。图5点对点的数据线布线结构示图1.14GBDDR布局布线建议在i.MX6设计中，当选用4GBDDR（8片DDR）设计时，建议使用CS[1:0]两个片选信号，每个片选信号各控制2GBDDR（各控制4片DDR）。当采用这种结构时，终端匹配电阻是不可或缺的。各信号组的拓扑结构如图6/7/8/9所示。25/25图6ADDR/CMD信号拓扑图7CTRL控制信号拓扑图8数据线拓扑图9时钟线拓扑1.DDR布局布线实例本节列出了2种布局布线方式，截图均出自官方EVM板。25/251.14片DDRT型拓扑实例该例用了4片DDR3，共计2GB内存，采用T型拓扑结

8、构。具体说明见下文表3和图10/11/12。表3颜色对照表25/25图10DDR3顶层布线图11DDR3内层布线25/25图12DDR3