ddr3工作原理

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1、ZXONE8000系列公共模块设计总结秘密▲DDR3工作原理介绍【摘要】随着微电子技术的不断进步，以DDR为基础的DRAM芯片不断的发展，现在已经发到了第三代DDR，即DDR3，由于前两代DDR3的相继停产，新一代DDR已经成为了市场的主流应用产品。目前北京波分设计开发部，对DDR3使用比较少，缺少足够的技术积累。本文对DDR3的工作原理进行了详细介绍，同时对其专用名词进行了相应的解释，对于以后研发人员使用DDR3有很好的指导意义。【关键词】DDR3一、问题的提出波分单板中的NCP和支持FC业务的

2、业务板，对于DRAM存储器的需求是一直存在的，随着今后计算容量逐渐增大，NCP系列单板需要足够容量的DRAM芯片对CPU运算的支持；而支持FC的业务单板，则需要DRAM芯片对其拉远进行支持。而前两带DDR的相继淘汰和停产，处于成本等考虑导致我们现在必须使用DDR3芯片完成上述的功能。但是，目前DDR3的使用比较少，使得我们在使用DDR3芯片的时候，遇到的困难比较多。其相对复杂的时序和较多的专用英文名词经常让新手摸不到头脑，因此需要我们对其名词和基本的时序很好的理解，对以后的开发应用有很大的帮助。二

3、、解决思路1、DDR3主要名词解释DDR3的工作原理框图如下所示，为了清除的描述芯片正常的工作流程，需要对功能框图中的一些专用词汇进行解读，否则无法很清楚了了解各个过程。中兴通讯版权所有第9页，共9页ZXONE8000系列公共模块设计总结秘密▲图一DDR3工作原理示意图Poweron:上电ResetProcedure:复位过程Initialization:初始化ZQCL:上电初始化后，用完成校准ZQ电阻。ZQCL会触发DRAM内部的校准引擎，一旦校准完成，校准后的值会传递到DRAM的IO管脚上，并

4、反映为输出驱动和ODT阻值。ZQCS:周期性的校准，能够跟随电压和温度的变化而变化。校准需要更短的时间窗口，一次校准，可以有效的纠正最小0.5%的RON和RTT电阻。Al：Additivelatency.是用来在总线上保持命令或者数据的有效时间。在ddr3允许直接操作读和写的操作过程中，AL是总线上的数据出现到进入器件内部的时间。下图为DDR3标准所支持的时间操作。图2DDR3支持的AL设置WriteLeveling:为了得到更好的信号完整性，DDR3存储模块采取了FLY_BY的拓扑结构，来处理命

5、令、地址、控制信号和时钟。FLY_BY的拓扑结构可以有效的减少stub的数量和他们的长度，但是却会导致时钟和strobe信号在每个芯片上的flighttime中兴通讯版权所有第9页，共9页ZXONE8000系列公共模块设计总结秘密▲skew,这使得控制器（FPGA或者CPU）很难以保持Tdqss,tdss和tdsh这些时序。这样，ddr3支持writeleveling这样一个特性，来允许控制器来补偿倾斜（flighttimeskew）。存储器控制器能够用该特性和从DDR3反馈的数据调成DQS和CK

6、之间的关系。在这种调整中，存储器控制器可以对DQS信号可调整的延时，来与时钟信号的上升边沿对齐。控制器不停对DQS进行延时，直到发现从0到1之间的跳变出现，然后DQS的延时通过这样的方式被建立起来了，由此可以保证tDQSS。图3WriteLeveling的调整示意图MRS:MODERegisterSet,模式寄存器设置。为了应用的灵活性，不同的功能、特征和模式等在四个在DDR3芯片上的ModeRegister中，通过编程来实现。模式寄存器MR没有缺省值，因此模式寄存器MR必须在上电或者复位后被完全

7、初始化，这样才能使得DDR可以正常工作。正常工作模式下，MR也可以被重新写入。模式寄存器的设置命令周期，tMRD两次操作的最小时间，其具体时序图，如下图所示。模式寄存器，分为MR0、MR1、MR2和MR4。MR0用来存储DDR3的不同操作模式的数据：包括突发长度、读取突发种类、CAS长度、测试模式、DLL复位等。MR1用来存储是否使能DLL、输出驱动长度、Rtt_Nom、额外长度、写电平使能等。MR2用来存储控制更新的特性，Rtt_WR阻抗，和CAS写长度。MR3用来控制MPR。图4tMRD的时序

8、示意中兴通讯版权所有第9页，共9页ZXONE8000系列公共模块设计总结秘密▲MPR:Multi-purposeregister.多用途寄存器。MPR的功能是读出一个预先设定的系统时序校准比特序列。为了使能MPR功能，需要在MRS的寄存器MR3的A2位写1，并且在此之前需要将ddr3的所有bank处于idle状态；一旦MPR被使能后，任何RD和RDA的命令都会被引入到MPR寄存器中，当MPR寄存器被使能后，除非MPR被禁止（MR3的A2=0），否则就只有RD和RDA被允许。在MPR