位全加器的设计.doc

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1、1位全加器的设计一、实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验箱的使用；3.掌握利用层次结构描述法设计电路。二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上

2、便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。图1.1全加器原理图三、实验步骤1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6注意工程路径放到指定的数据文件夹，不可放到软件安装目录中；2.新建Verilog语言文件，输入如下半加器Verilog语言源程序；modulehalf_adder(a,b,s,co);inputa,b;outputs,co;wires,co;assignco=a&b;assigns=a^b;endm

3、odule1.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性2.选择菜单File→Create/Update→CreateSymbolFilesforcurrentfile，创建半加器模块；3.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。4.对设计进行全编译，如出现错误请按照错误提示进行修改。5.分别进行功能与时序仿真，验证全加器的逻

4、辑功能。6.锁定引脚ToDE2上的名称LocationainSW[0]PIN_N25binSW[1]PIN_N26cinSW[2]PIN_P25ain_1LEDR[0]PIN_AE23bin_1LEDR[1]PIN_AF23cin_1LEDR[2]PIN_AB21sumLEDG[0]PIN_AE22coutLEDG[1]PIN_AF227.下载采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LEDR[0]，LEDR[1]，LEDR[2]，LEDG[0]，LEDG[1]亮灭验证全加器的逻辑功能。

5、二、思考题1.为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？3.为什么要进行引脚锁定？4.采用层次结构法描述电路有什么样的优点？