实验二74ls161做12进制计数器.doc

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1、实验名称：用74LS161设计同步12进制计数器学生姓名：班级：学号：指导老师：同组人：成绩：一、实验目的及要求:1.实验目的：(1)熟悉利用QuartusⅡ的原理图输入方法设计组合电路。(2)学会对实验板上的FPGA/CPLD进行编程下载。(3)硬件验证自己的设计项目。2.实验要求：(1)要求所设计的电路有三个输入端： jen:使能端，高电平有效； kclear:端，清零端，低电平有效（清零）； clk:脉冲输入端。 (2)五个输出端： jq3--q0:计数状态端； kcout:进位输出端，当计到十进制数12时，cout=1。(3)要求对所设计的电路仿真。 (4)下载到实验板上。

2、二、实验原理：计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。按照计数器中的触发器是否同时翻脉冲信号分类，可将计数器分为同步计数器和异步计数器两种。同步计数器是指计数器内各触发器共同使用同一个输入的时钟，在同一个时刻翻转，计数速度快。异步计数器是指计数器内各触发器的输入时钟信号的来源不同，各电路的翻转时刻也不一样，因此计数速

3、度慢。74LS161是4位二进制同步加法计数器，除了有二进制加法计数功能外，还具有异步清零、同步置数、保持等功能。三、实验步骤：⒈原理图输入在Ⅱ软件界面下，在文件中输入原理图如下：依次进行编译、综合、适配等步骤。⒊建立波形文件并对其进行仿真其时序仿真图形如下：四、实验说明：74161是一个同步置数、异步清零的16进制计数器，在输出为11时触发LD端，在下一个脉冲即可回到0的状态，同时，在在输出为11时，输出cout=1，可以实现利用LD端实现同步12进制计数器。