实验二 位十进制计数器的设计.doc

《实验二 位十进制计数器的设计.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、实验二4位十进制计数器的设计一、实验目的：1、深入理解信号和变量的区别；2、深入理解并行语句和顺序语句的区别；3、深入理解异步和同步的概念；4、掌握计数器的设计方法；5、能会看最大系统运行频率和资源使用报告。二、实验原理：四位十进制计数器程序A：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitybcd_counterisport(clk:instd_logic;reset:instd_logic;co:outstd_logic;q:outstd_logic_vector(3downt

2、o0));endentity;architecturebevofbcd_counterisbeginprocess(clk)variablecnt:std_logic_vector(3downto0);beginif(rising_edge(clk))thenifreset='1'thencnt:="0000";elseifcnt<9thencnt:=cnt+"0001";elsecnt:="0000";co<='1';endif;endif;endif;q<=cnt;endprocess;endbev;四位十进制计数器程序B：libraryieee;useieee.std_logi

3、c_1164.all;useieee.std_logic_unsigned.all;entitybcd_counter2isport(clk:instd_logic;reset:instd_logic;co:outstd_logic;q:outstd_logic_vector(3downto0));endentity;architecturebevofbcd_counter2issignalcnt:std_logic_vector(3downto0);beginprocess(clk)beginif(rising_edge(clk))thenifreset='1'thencnt<="

4、0000";elseifcnt<9thencnt<=cnt+"0001";elsecnt<="0000";co<='1';endif;endif;endif;endprocess;q<=cnt;endbev;四位十进制计数器程序C：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitybcd_counter3isport(clk:instd_logic;reset:instd_logic;co:outstd_logic;q:outstd_logic_vector(3downto0));e

5、ndentity;architecturebevofbcd_counter3issignalcnt:std_logic_vector(3downto0);beginprocess(clk)beginifreset='1'thencnt<="0000";elsif(rising_edge(clk))thenifcnt<9thencnt<=cnt+"0001";elsecnt<="0000";co<='1';endif;endif;endprocess;q<=cnt;endbev;三、实验内容：1、资源使用情况和最大运行频率：程序使用逻辑单元数使用寄存器数最大运行频率（MHz）（slow

6、1200mV85CModel）A74452.49B74452.49C44710.732、RTL视图和TechnologyMap视图程序A程序B程序C3、testbench文件程序ALIBRARYaltera;LIBRARYcycloneiii;LIBRARYieee;USEaltera.altera_primitives_components.all;USEcycloneiii.cycloneiii_components.all;USEieee.std_logic_1164.all;ENTITYbcd_counter_tbISEND;ARCHITECTUREbcd_counter_t

7、b_archOFbcd_counter_tbISSIGNALq:std_logic_vector(3downto0);SIGNALclk:STD_LOGIC:='0';SIGNALco:STD_LOGIC;SIGNALreset:STD_LOGIC:='0';COMPONENTbcd_counterPORT(q:outstd_logic_vector(3downto0);clk:inSTD_LOGIC;co:outSTD_LOGIC;reset:inSTD