VHDL60进制计数器实验.doc

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1、《EDA技术》课程实验报告学生姓名：所在班级：电信1001指导教师：记分及评价：项目满分5分得分一、实验名称60进制计数器设计二、任务及要求【基本部分】4分1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。2、设计完成后生成一个元件，以供更高层次的设计调用。3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。【发挥部分】1分在60进制基础上设计6进制计数器，完成时序仿真。三、实验程序Libraryieee;useieee.std_l

2、ogic_1164.all;useieee.std_logic_unsigned.all;Entityj602Isport(clk:instd_logic;ent:instd_logic;rst:instd_logic;y0:outstd_logic_vector(3downto0);y1:outstd_logic_vector(3downto0);cout:outstd_logic);Endj602;Architecturej602ofj602issignalcnt0:std_logic_vector(3downto0);signalc

3、nt1:std_logic_vector(3downto0);Begincout<='1'when(cnt1="0101"andcnt0="1001"andent='1')else'0';process(clk,rst)BeginIfrst='0'Thencnt0<="0000";cnt1<="0000";elsifclk'eventandclk='1'Thenifent='1'Thenifcnt0="1001"Thencnt0<="0000";ifcnt1="0101"Thencnt1<="0000";elsecnt1<=cnt1+1;

4、endif;elsecnt0<=cnt0+1;endif;endif;endif;endprocess;y0<=cnt0;y1<=cnt1;endj602;一、仿真及结果分析二、硬件验证1、选择模式：模式5三、小结通过这次实验，使我明白了用VHDL语言编程和用设计原理图实现同样功能器件的区别，从而加深的对EDA的理解。