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1、一、实验要求及方案设计实验名称：带显示的10进制计数器电路设计实验时间：2012-12-20小组合作：是○否●小组成员：无1、实验目的：1.1学会使用555定时器构成多谐振荡器的方法及测试电路。1.2巩固集成触发器的逻辑功能，学会应用触发器做分频电路。1.3学会任意进制计数器设计方法，提高电子电路综合分析和设计能力。1.4学会使用显示译码器对计数器输出的8421BCD码转换成七段显示码。1.5掌握七段显示器的显示原理及电路连接。2、实验设备及材料：硬件设备：数字逻辑实验箱实验耗材：555定时器、触
2、发器74LS74D触发器、计数器74LS161、显示译码器74LS48、七段显示数码管、电阻68KΩ、15KΩ、50Ω、电容10uF、10nF、导线若干。实验工具：数字万用表、数字示波器3、实验内容：使用常用的中规模集成电路设计一个以1秒钟为间隔循环显示0-9数字的电子电路，该电路应包括振荡模块、分频模块、计数模块、译码模块、显示模块，用实物独立组装、调试。4、实验方法步骤及注意事项：（一）实验步骤1，确定实验中要用到数字逻辑实验箱上的哪些模块，集成芯片和触发器等。2，用导线将模块、集成芯片与触发
3、器都按实验要求连接起来。3，打开电源，进行测试，看实验是否完成。（二）设计思路1，本次实验由五个模块组成：显示器译码器计数器分频器振荡器A,用555定时器做多谐振荡器555定时器的工作原理及电路图555定时器是一种数字与模拟混合型的中规模集成电路，应用广泛。外加电阻、电容等元件可以构成多谐振荡器。定时器内部由比较器、分压电路、RS触发器及放电三极管等组成。分压电路由三个5K的电阻构成，分别给A1和A2提供参考电平2/3VCC和1/3VCC。A1和A2的输出端控制RS触发器状态和放电管开关状态。当输
4、入信号自6脚输入大于2/3VCC时，触发器复位，3脚输出为低电平，放电管T导通；当输入信号自2脚输入并低于1/3VCC时，触发器置位，3脚输出高电平，放电管截止。4脚是复位端，当4脚接入低电平时，则V0=0；正常工作时4接为高电平。5脚为控制端，平时输入2/3Vcc作为比较器的参考电平，当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制。如果不在5脚外加电压通常接0.01μF电容到地，起滤波作用，以消除外来的干扰，确保参考电平的稳定。B,用D触发器实现分频模块D触发器构成
5、的二分频电路实际上就是将D触发器转换为T触发器，将D端与~Q端短接之后，输出的频率就是原有频率的1/2。按特性方程可知，每一CP脉冲触发后，Q状态翻转一次。所以，Q端输出脉冲的频率则为CP脉冲频率的二分之一。电路图如下：Cp脉冲时序图图中很明显，当遇到下降沿时cp脉冲翻转一次，如此下去，最终Q的频率是cp的1/2。----------CP-----------QC,用74LS161实现计数模块74LS161的工作原理：74LS161是常用的四位二进制可预置的同步加法计数器。引脚图如下，其中：1号引
6、脚CLR为清零端，只要CLR=0各触发器均被清零，计数器输出为0000。不清零时应使CLR=1。9号引脚为预置数控制端，本次实验中我是使用的清零端，所以将预置端PE=1使之不工作。7号引脚CEP和10号引脚CET是使能端，只有当CEP=CET=1时，74LS161才会进入到计数状态。3,4,5,6为输入引脚，在实验中我将4个引脚短接之后接高电平。11,12,13,14为输出引脚，将4个引脚按高低位顺序依次送入译码器的DBCA端。又因为我是使用的清零来实现9转到0，所以要将‘1010’这个状态转为0
7、，也就是将11和13号引脚与非之后接入到CLR清零端。需要注意的是：11号引脚是高位，必须对应译码器中的D端。引脚图如下：74LS161利用异步清零电路图如下：D，74LS48译码器译码器就是把输入代码译成相应的输出状态，74LS48是把四位二进制码经内部组合电路“翻译”成7段码输出，然后直接驱动LED，显示0——9等10个数字。本次试验中我们是使用的数字逻辑实验箱，而在试验箱中已经有现成的译码器供我们使用，所以我们只需要弄清它的工作原理就行。E,LED七段显示器显示部分是译码器的输出以数字的形式
8、直观的显示出来，实验中采用共阴极LED七段显示器，使用时把74LS48输出端a,b,c,d,e,f,g接到对应的引脚即可。从译码器到显示器的电路图如下：2，实验的总体逻辑连接电路图5、实验分析与计算在使用555定时器做多谐振荡器时，需要注意它必须接复位开关，每启动一次，先将复位开关接地端，然后，再接高位端。我又根据公式f0=1/T=1.44/(R1+2R2)C计算了振荡器产生的频率。通过分频电路之后，观察现象，很明显频率要比之前的频率慢了1/2，说明D触发器实现了二分频，满足了实验
