杭电计算机组成原理存储器设计实验.doc

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1、杭州电子科技大学计算机学院实验报告课程名称：计算机组成原理实验项目：存储器设计实验指导教师：实验位置：5姓名：班级：学号：日期：2015年5月15日实验目的（1）学习和使用VerlilogHDL进行和思绪电路的设计方法（2）学习在ISE中设计生产MemoryIP核的方法（3）学习存储器的结构及读写原理，掌握储存器的设计方法实验环境ISEDesignSuite14.6DigilentAdeptNexys3实验板实验内容（算法、程序、步骤和方法）(1)生成MempryIP核的产生步骤1)新建关联文档*.coe初始化文件操作2)新建一个MemoryIP内核3)MemoryIP内核

2、的参数设置4)调用RAM_B存储模块(2)编写一个实验验证的的顶层模块，调用生成的存储器模块(3)配置管脚产生*.bit文件顶层模块：moduleTest_RAM_B(Mem_Addr,C,Mem_Write,Clk,LED);input[7:2]Mem_Addr;input[1:0]C;inputMem_Write,Clk;outputreg[7:0]LED;wire[31:0]M_R_Data;reg[31:0]M_W_Data;RAM_Bram(.clka(Clk),.wea(Mem_Write),.addra(Mem_Addr[7:2]),.dina(M_W_Dat

3、a),.douta(M_R_Data));always@(*)beginLED=0;M_W_Data=0;if(!Mem_Write)begincase(C)2'b00:LED=M_R_Data[7:0];2'b01:LED=M_R_Data[15:8];2'b10:LED=M_R_Data[23:16];2'b11:LED=M_R_Data[31:24];endcaseendelsebegincase(C)2'b00:M_W_Data=32'h0002_0003;2'b01:M_W_Data=32'h0002_0603;2'b10:M_W_Data=32'h1234_56

4、78;2'b11:M_W_Data=32'hffff_ffff;endcaseendendendmodule（接上）实验内容（算法、程序、步骤和方法）配置管脚:NET"C[0]"LOC=T10;NET"C[1]"LOC=T9;NET"Clk"LOC=C9;NET"LED[0]"LOC=U16;NET"LED[1]"LOC=V16;NET"LED[2]"LOC=U15;NET"LED[3]"LOC=V15;NET"LED[4]"LOC=M11;NET"LED[5]"LOC=N11;NET"LED[6]"LOC=R11;NET"LED[7]"LOC=T11;NET"Mem_Ad

5、dr[2]"LOC=V9;NET"Mem_Addr[3]"LOC=M8;NET"Mem_Addr[4]"LOC=N8;NET"Mem_Addr[5]"LOC=U8;NET"Mem_Addr[6]"LOC=V8;NET"Mem_Addr[7]"LOC=T5;NET"Mem_Write"LOC=B8;数据记录和计算实验仿真结果结论（结果）本实验的结果正确,根据自己写的coe文件中存储的数据进行操作,和实验四有很多的相似处,只是进行简单的读写的操作,实验的结果正确.能够根据操作,lED灯显示具体的数据.试验心得与小结本实验和实验四比较来说的话,更为简单,利用IP核中储存数据,我们

6、就可以通过其中存储的数据进行操作,代码也是比较的简单,我们直接调用IP核生成的模块的代码,以至于操作也比较的方便.刚开始不熟悉使用IP核,了解了之后就比较简单了,比第四个实验自己写寄存器更简单.指导教师评议成绩评定：指导教师签名：