杭电计算机组成原理全加器设计实验1

《杭电计算机组成原理全加器设计实验1》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、杭州电子科技大学计算机学院实验报告课程名称：计算机组成原理姓名：实验项目：全加器设计实验班级指导教师：学号实验位置：日期：2015年4月15日实验目的实验环境实验内容（1）学习ISE工具软件的使用及仿真方法。（2）学习FPGA程序的下载方法。（3）熟悉Nexys3实验板。（4）掌握运用VerilogHDL进行结构描述与建模的技术和方法。（5）掌握二进制全加器的原理与设计方法。ISEDesignSuite14.6DigilentAdeptNexys3实验板（1）画出全加器的真值表并化简，得出输出变量的逻辑表达式。（2）创立新的工程，根据逻辑表达式进行结构描述方式进行建模。（3）新建测

2、试文件，进行软件仿真。（4）生成BIT文件，下载入FPGA，进行硬件测试。代码：Module文件：（算moduleAdd(A,B,Ci,F,Co);法、inputA,B,Ci;程outputF,Co;序、wireA,B,Ci,F,Co;步骤xorX1(F,A,B,Ci),和方X2(S2,A,B);法）andA1(S1,A,B),A2(S3,S2,Ci);orO1(Co,S1,S3);endmodule仿真文件：moduletest;regA;regB;regCi;//OutputswireF;wireCo;//InstantiatetheUnitUnderTest(UUT)Adduu

3、t(.A(A),.B(B),.Ci(Ci),.F(F),.Co(Co));initialbegin//InitializeInputsA=0;B=0;Ci=0;//Wait100nsforglobalresettofinish#100;//AddstimulushereA=0;B=0;Ci=1;#100;A=0;B=1;Ci=0;#100;A=0;B=1;Ci=1;#100;A=1;B=0;Ci=0;#100;A=1;B=0;Ci=1;#100;A=1;B=1;Ci=0;#100;A=1;B=1;Ci=1;#100;endendmodule（接上）实验内容（算法、程序、步骤和方法）软

4、件方程结果硬件测试结果：数据ABCiFCo记录00000和计00110算010100110110010101011100111111经过实验，所设计的全加器输出的结果正确复合逻辑结论（结果）学习了门级元件的使用，而且使用的是结构化建模，而不是行为建模，又是试验一次提高。心得与小结指导教师评议成绩评定：指导教师签名：