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《杭电计组实验1-全加器设计实验》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。
1、杭州电子科技大学计算机学院实验报告实验项目：实验1■全加器设计实验课程名称：计算机组成原理与系统结构课程设计姓名：学号：同组姓名：学号:实验位置(机号)：自己的笔记木实验日期：指导教师：实验内容(算法、程序、步骤和方法)一、实验目的(1),学习ISE工具软件的使用及仿真方法(2)学习FPGA程序的下载方法(3)熟悉Nexys3实验板(4)掌握运用Verilog1IDL进行结构描述与建模的技巧和方法(5)掌握二进制全加器的原理和设计方法二、实验仪器ISE工具软件三、步骤、方法(1)启动XilinxISE软件，选择File->NewProject,$nij入工程名，默认选择后，点击
2、Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。(2)在工程管理区的任意位置右击，选择NewSource命令。弹出NewSourceWizard对话框,选择VerilogModule,并输入Verilog文件名shiyan1,点击Next按钮进入下一步，点击Finish完成创建。(3)编辑程序源代码,然后编译,综合;选择Synthesize--XST项中的CheckSyntax右击选择Run命令，并杏看RTL视图；如果编译出错，则需要修改程序代码，肓至正确。(4)在工程管理区将View类型设置成Simulation,在任意位置右击，选择NcwSource命
3、令，选择VerilogTestFixture选项。输入文件名shiyanl_test，点击Next,点击Finish,完成。编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。(5)由于实验一并未链接实验板，所以示而的链接实验板的步骤此处没有。操作过程及结果一、操作过程实验过程和描述：moduleshiyan1(A,B,C,F,Ci);inputA,B,C;outputF,Ci;wireA,B,C,F,Ci;wireS1,S2,S3;xorXU1(F,A,B,C),XU2(S1,A,B);andAU1(S2,A,B),AU2(S3,S1,C);o
4、rOUl(Ci,S2,S3);endmodule仿真代码moduleshiyanlatest;//InputsregA;regB;regC;//OutputswireF;wireCi;//InstantiatetheUnitUnderTest(UUT)shiyan1uut(•A(A),•C(C),•F(F),.Ci(Ci))；initialbegin//InitializeInputsA=0;B=0;C=();//Wait100nsforglobalresettofinish#100;//Addstimulusherea=o；b=o；c=o；#100A=0;B=();C=1;#
5、100A=0;B=l;C=0;#100A=0;B=1;C=1;#100A=l;B=0;C=0;#100A=l;B=0;C=1;#100A=1;B=l;C=0;#100A=1;B=1;C=1;EndRTL图shiyanlACiBFC—丄shiyanl0ns500ns思考题：(1)根据查看顶层模块RTL的最外层的输入输出接口，和实验指导书式(14.1)所示电路相比，该电路图的输入输出引脚和这个加法器的引脚图式是相符合的。(2)尝试使用数据流描述方式实现FAmoduleshiyanl(A,B,C,F,Ci);inputA,B,C;outputF,Ci;wireA,B,C,F,Ci;a
6、ssignF=AA-BA-C;assignCi=(A&B)I((AIB)&C);endmodule(3)在编写代码时，我对于结构描述方式建模和数据流描述方式建模都进行了编写，这两种描述方式掌握的还行，所以也没遇到什么太人的问题。实验体会在这个全加器设计实验中，我対数据流描述方法和结构描述方法有了更深的理解。这个实验木身并不难，所以我并没有遇到什么难题。通过做这个全加器设计实验，我对ISE这个软件的运用更加熟练了，也对全加器这个概念有了更深层次的理解，增长了我的知识，强化了我的实践能力以及思考能力。指导教师评议实验步骤写的时候，最好自己按照所做步骤写，二人不耍一模一样。成绩：指导
7、教师签名：
