杭电计算机组成原理存储器设计实验5

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1、杭州电子科技大学计算机学院课程名称：计算机组成原理实验项0:存储器设计实验抬导教师：实验位置：5实验报告姓班学日-^^:^:)w:u5n5年511o2（1）学＞』和使用VerlilogHDL进行和思绪电路的设汁方法（2）学习在ISE中设计生产MemoryIP核的方法实验（3）学习存储器的结构及读写原理，掌握储存器的设计方法目的ISEDesignSuite14.6DigilentAdeptNexys3实验板环境(1)生成Mempry1P核的产生步骤1)新建关联文奶*.coe初始化文件操作2)新建一个MemoryIP内核3

2、)MemoryTP内核的参数设置4)调用RAM_B存储模块(2)编写一个实验验证的的顶层模块，调用生成的存储器模块(3)配置管脚产生bit文件顶层模块：moduleTestRAMB(MemAddr,C,MemWrite,Clk,LED);input[7:2]Mera_Addr;input[1:O]C;inputMemWrite,Clk;outputreg[7:0]LED;wire[31:0]MRData;reg[31:0]M_W_Data;RAMBram(.clka(Clk),.wea(MemWrite),.addra

3、(Mem_Addr[7:2]),•dina(M_W_Data),•douta(M_R_Data));always@(*)beginLED=0;M」V_Data=0;if(!MemWrite)begincase(C)2’b00:LED=M_R_Data[7:0];2fb01:LED=M_R_Data[15:8];2’blO:LED=MRData[23:16];2’bll:LED=M_R_Data[31:24];endcaseendelsebegincase(C)2’b00:MWData=32,h00020003;2^01

4、:M_W_Data=32,h0002_0603;2’blO:M_W_Data=32’hl234_5678;2,bll:M_WData=32,hffff_ffff;endcaseendendendmodule数据记录和计算配置管脚：NET〃C[0]〃LOC=T10;NET"C[irLOC二T9;NET"Clk"LOC=C9;NET〃LE：D[O]〃NET"LE：D[1]〃NET〃IJRI)[2]〃NET"LED[3]"NET，ZLEDE4]，ZNET〃LE：D[5]〃NET"LED[6]"NET〃LF：[)[7]"LOC

5、==U16LOC==V16LOC==U15LOC=:V15LOC==MilLOC==NilLOC::RllLOC==TilNET"Mem_Addr[2]〃LOC=V9NET"Mem_Addr[3]"LOC=M8NET"MemAddr[4]〃LOC=K8NET〃Mem__Addr[5]〃LOC=U8NET〃Mem_Addr[6]〃LOC=V8NET"Mem一Addr[7]〃LOC=T5NET"MemWrite"LOC=B8:实验仿真结果C<9CMMmOA9x仿》xtt-O#x<•*!•«<>，片尸de1/

6、i□►»X««

7、*•>]<•!IIIUU-1.11414LJ«ObyvcthUnwV«iueUX>C?«J»M001Itr2^MMn>ddrp&>011。haidot-iMem.wmeoI*cm>结论（结果）本实验的结果正确,根裾自己写的coe文件中存储的数据进行操作，和实验四有很多的ffl似处，只是进行简单的读写的操作，实验的结果正确.能够根据操作，im）灯显示具体的数据.试验心得与小结本实验和实验叫比较来说的话，更为简单，利用IP核中储存数据，我们就可以通过其中存储的数据进行操作，代码也是比较的简单，我们直接调用IP核生成的模块的

8、代码，以至于操作也比较的方便.刚开始不熟悉使川IP核，了解了之f就比较简单了，比第四个实验自己写寄存器更简单.成绩评定：指导教师签名：