逻辑电平设计规范课件.ppt

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1、逻辑电平设计规范北京港湾网络有限公司综合接入产品部汇报提纲TTL和CMOS逻辑电平ECL逻辑电平LVDS逻辑电平GTL逻辑电平常用缩略语TTL：Transistor-TransistorLogicCMOS：ComplementaryMetalOxideSemicondutorLVTTL：LowVoltageTTLLVCMOS：LowVoltageCMOSECL：EmitterCoupledLogic，PECL：Pseudo/PositiveEmitterCoupledLogicLVDS：LowVoltageDifferentialSignalingGTL：Gunning

2、TransceiverLogicBTL：BackplaneTransceiverLogicETL：enhancedtransceiverlogicGTLP：GunningTransceiverLogicPlus常用缩略语S-SchottkyLogicLS-Low-PowerSchottkyLogicCD4000-CMOSLogic4000AS-AdvancedSchottkyLogic74F-FastLogicALS-AdvancedLow-PowerSchottkyLogicHC/HCT-High-SpeedCMOSLogicBCT-BiCMOSTechnologyA

3、C/ACT-AdvancedCMOSLogicFCT-FastCMOSTechnology常用缩略语ABT-AdvancedBiCMOSTechnologyLVT-Low-VoltageBiCMOSTechnologyLVC-LowVoltageCMOSTechnologyLV-Low-VoltageCBT-CrossbarTechnologyALVC-AdvancedLow-VoltageCMOSTechnologyAHC/AHCT-AdvancedHigh-SpeedCMOSCBTLV-Low-VoltageCrossbarTechnologyALVT-Advanc

4、edLow-VoltageBiCMOSTechnologyAVC-AdvancedVery-Low-VoltageCMOSLogic常用概念输入高电平（VIH）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于VIH时，则认为输入电平为高电平。输入低电平（VIL）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于VIL时，则认为输入电平为低电平。输出高电平（VOH）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此VOH。输出低电平（VOL）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输

5、出为低电平时的电平值都必须小于此VOL。常用概念阀值电平(VT)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转作时的电平。它是一个界于VIL、VIH之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平>VIH，输入低电平VIH>VT>VIL>VOL。常用概念IOH：逻辑门输出为高电平时的负载电流（为拉电流）。IOL：逻辑门输出为低电平时的负载电流（为灌电流）。I

6、IH：逻辑门输入为高电平时的电流（为灌电流）。IIL：逻辑门输入为低电平时的电流（为拉电流）。常用概念扇出能力也就是输出驱动能力，通常用驱动同类器件的数量来衡量。TTL：扇出能力一般在10左右。CMOS：静态时扇出能力达1000以上，但CMOS的交流（动态）扇出能力没有这样高，要根据工作频率和负载电容来考虑决定。限制因素是输入信号上升时间：本身输出电阻和下级输入电容形成积分电路影响输入信号的上升时间（输入信号从低电平上升到VIHmin所需时间），实际电路当中，尽量使被驱动输入端限制在10以内。ECL：由于ECL的工作速度高，考虑到负载电容的影响，ECL的扇出一般限制在1

7、0以内。常用概念门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件：（1）：RL<（VCC－VOH）/（n*IOH＋m*IIH）（2）：RL>（VCC－VOL）/（IOL＋m*IIL）其中n：线与的开路门数；m：被驱动的输入端数。常用逻辑电平TTL和CMOS器件的功能分