数字逻辑的电平标准

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1、数字逻辑的电平标准(转载)常用电平标准现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。　　TTL：Transistor-TransistorLogic三极管结构。　　　　Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。　　　　因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影

2、响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。　　　　LVTTL又分3.3V、2.5V以及更低电压的LVTTL(LowVoltageTTL)。　　3.3VLVTTL：　　　　Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。　　2.5VLVTTL：　　　　Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。　　　　更低的LVTTL不常用。多用在处理器等高速芯片，使用时查看芯片手册就OK了。　　TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或

3、33欧电阻；              　　TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。　　CMOS：ComplementaryMetalOxideSemiconductor  PMOS+NMOS。　　　　Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。　　　　相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3VLVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。　　　　3.3VLVCMOS：　　　　Vcc：3.3V

4、；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。　　　　2.5VLVCMOS：　　　　Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。　　　　CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。　　ECL：EmitterCoupledLogic发射极耦合逻辑电路(差分结构)　　　　Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24

5、V；VIL=-1.36V。　　　　速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。　　　　PECL：Pseudo/PositiveECL　　　　Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V　　　　LVPELC：LowVoltagePECL　　　　Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V　　　　ECL、PECL、LVPECL使用注意：不同电平不能直接驱动。中间可用交

6、流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。)　　前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。　　LVDS：LowVoltageDifferentialSignaling　　差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±35

7、0mV的差分电平。　　LVDS使用注意：可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。　　其他的一些：　　　　CML：是内部做好匹配的一种电路，不需再进行匹配。三极管结构，也是差分线，速度能达到3G以上。只能点对点传输。　　　　GTL：类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供电。　　　　Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V

8、PGTL/