时序逻辑电路习题课件.ppt

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1、例11建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。状态化简2状态分配3已经最简。已是二进制状态。4选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：输出方程：状态方程不化简，以便使之与JK触发器的特性方程的形式一致。比较，得驱动方程：电路图5检查电路能否自启动6将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。设计一个串行数据检测电路，当

2、连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X101100111011110输入Y000000001000110例21建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0原始状

3、态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简2状态分配3所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=104选触发器，求时钟、输出、状态、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程比较，得

4、驱动方程：电路图5检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。例3设计一个异步时序电路，要求如右图所示状态图。4选触发器，求时钟、输出、状态、驱动方程选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。输出方程次态卡诺图时钟方程：FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4时刻翻转，可选Q0。FF2在t4、t6时刻翻转，可选Q0。电路图5检查电路能否自启动6将无效状态110、111代入输出方程和状态方程计算

5、：电路能够自启动。特性方程：例4设计一个三位二进制同步加法计数器，状态转换如下图所示：解：由状态转换图，得状态转换表状态图CPQ2nQ1nQ0nQ2n+1Q1n+1Q0n+1C1000001020010100301001104011100051001010610111007110111081110001(2)画出每个触发器的状态卡诺图Q1nQ0nQ2n0001111000010101000111101110000111(3)求每个触发器的状态方程输出方程：时钟方程：(4)选JK触发器，求驱动方程时钟方程、输出方程（6）由于没有无效状态，电

6、路能自启动(5)画电路图例5设计一个三位二进制同步减法计数器，状态转换如下图时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减法计数器驱动方程输出方程3位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出

7、方程电路图例6设计一个三位二进制异步加法计数器状态图时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。驱动方程：电路图3位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有

8、下降沿，所以3个触发器都应接成T＇型。驱动方程：电路图二进制异步计数器级间连接规律