时序逻辑电路习题(二).ppt

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1、第五章时序逻辑电路习题（二）习题集嘉应学院电子信息工程系CP1=Q0（当FF0的Q0由0→1时，Q1才可能改变状态）解：该电路为异步时序逻辑电路。具体分析如下：（1）写出各逻辑方程式。①时钟方程：CP0=CP（时钟脉冲源的上升沿触发）1、试分析下图所示的时序逻辑电路。②输出方程：③各触发器的驱动方程：（3）作状态转换表。（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：（CP由0→1时此式有效）（Q0由0→1时此式有效）（4）作状态转换图、时序图。（5）逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律

2、循环变化，所以是一个4进制减法计数器，Z是借位信号。2、用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为16×16=256。解：有的集成计数器没有进位/借位输出端，这时可根据具体情况，用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位/借位。3、如用两片74290采用异步级联方式组成的二位8421BCD码十进制加法计数器。模为10×10=1004、用集成计数器74160和与非门组成的6进制计数器。5、用集成计数器74163和与非门组成的6进制计数器。6、用集成计数器74191和与非门组成的余3码10进制计数器。7、用集成计数

3、器74160和与非门组成的7进制计数器。解：因为N＝48，而74160为模10计数器，所以要用两片74160构成此计数器。先将两芯片采用同步级联方式连接成100进制计数器，然后再用异步清零法组成了48进制计数器。8、用74160组成48进制计数器。解：因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2输出即可。9、某石英晶体振荡器输出脉冲信号的频率为32768Hz，用74161组成分频器，将其分频为频率为1Hz的脉冲信号。解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器7415

4、1产生所需序列，从而得电路如图6.3.31所示。10、试用计数器74161和数据选择器设计一个01100011序列发生器。11、设计一个同步5进制加法计数器.（2）状态分配，列状态转换编码表。(1）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。解：本题是同步计数器的设计，分析步骤如下：（3）选择触发器。选用JK触发器。（4）求各触发器的驱动方程和进位输出方程。列出JK触发器的驱动表，画出电路的次态卡诺图。根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图：再画出输出卡诺图可得电路的输出程：（5）将各驱动方程与输出方程归纳如下：（6）画逻辑图。利用

5、逻辑分析的方法画出电路完整的状态图。（7）检查能否自启动可见，如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。解：（1）根据设计要求，设定7个状态S0～S6。进行状态编码后，列出状态转换表。12、设计一个异步7进制加法计数器.（2）选择触发器。选用下降沿触发的JK触发器。（3）求各触发器的时钟方程，即为各触发器选择时钟信号。为触发器选择时钟信号的原则是：①触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。②触发器状态不需翻转时，“多余的”时钟信号越少越好。结合7进制计数器的时序图，并根据上

6、述原则，选：（4）求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图和JK触发器的驱动表：根据次态卡诺图和JK触发器的驱动表可得三个触发器各自的驱动卡诺图：再画出输出卡诺图，得电路的输出方程：（5）画逻辑图将各驱动方程与输出方程归纳如下：用逻辑分析的方法画出电路完整的状态图：（6）检查能否自启动。可见，如果电路进入无效状态111时，在CP脉冲作用下可进入有效状态000。所以电路能够自启动。