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《EDA技术实用教程VHDL版 第6章 VHDL设计进阶课件.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、第6章VHDL设计进阶数据对象常数变量信号常数为了使程序易于阅读和修改全局性Constant常数名:数据类型:=表达式；定义位置:实体、结构体、程序包、块、进程和子程序可视性原则Ifrst=‘1’thencqi:=(others=>’0’);Elsifclk’eventandclk=‘1’thenifen=‘1’thenifcqi<9thencqi:=cqi+1;elsecqi:=(others=>’0’);endif;endif;Endif;Ifcqi=9thencout<=‘1’;Elsecout<=‘0’;Endif;Constant
2、scale:integer:=9；十进制计数器变量暂存数据局部量Variable变量名：数据类型:=表达式；定义位置:进程和子程序综合器不支持初值不可以列入敏感信号表赋值无延时信号连接线作用，并行模块间的信息传递全局性Signal信号名：数据类型:=初值定义位置:实体、结构体、程序包综合器不支持初值可以列入敏感信号表赋值有延时多个驱动源并行赋值语句中不允许同一个信号有多个驱动源进程中允许同一个信号有多个驱动源，但只有最后一个被启动Signala,b,c,y,z:integer;……Process(a,b,c)BeginY<=a+b;Z<=c
3、-a;Y<=b;Endprocess进程中的信号和变量信号变量基本用法电路中的连线进程中的数据存储适用范围结构体内进程行为特征延时立即例6-1,6-2Libraryieee;Useieee.std_logic_1164.all;Entitydff3isPort(clk,d1:instd_logic;q1:outstd_logic);Endentitydff3;Architecturebhvofdff3isSignalqq:std_logic;BeginProcess(clk)Variableqq:std_logic;BeginIfclk’e
4、ventandclk=‘1’thenqq<=d1;Endif;q1<=qq;Endprocess;Endbhv;例6-3,6-4Signala,b:std_logic;BeginProcess(clk)BeginIfclk’eventandclk=‘1’thena<=d1;b<=a;q1<=b;Endif;Endprocess;BeginProcess(clk)Variablea,b:std_logic;BeginIfclk’eventandclk=‘1’thena:=d1;b:=a;q1<=b;Endif;Endprocess;例6-3,
5、6-4例6-5Signalin1,in2:std_logic;Signale1:std_logic_vector(3downto0);Process(in1,in2)Variablec1:std_logic_vector(3downto0);BeginIfin1=‘1’thene1<=“1010”;…..Ifin2=‘1’thenc1:=“0011”;……..Endif;Endprocess;例6-6Libraryieee;Useieee.std_logic_1164.all;Entitymux4isPort(i0,i1,i2,i3,a,b
6、:instd_logicq:outstd_logic);Endmux4;Architecturebodyofmux4isSignalmuxval:integerrange7downto0;BeginRpocess(i0,i1,i2,i3,a,b)beginMuxval<=0;If(a=‘1’)thenmucval<=muxval+1;endif;If(b=‘1’)thenmucval<=muxval+2;endif;CasemuxvalisWhen0=>q<=i0;When1=>q<=i1;When2=>q<=i2;When3=>q<=i3
7、;Whenothers=>null;End……..例6-7Libraryieee;Useieee.std_logic_1164.all;Entitymux4isPort(i0,i1,i2,i3,a,b:instd_logicq:outstd_logic);Endmux4;Architecturebodyofmux4isBeginRpocess(i0,i1,i2,i3,a,b)variablemuxval:integerrange7downto0;beginMuxval:=0;If(a=‘1’)thenMucval:=muxval+1;end
8、if;If(b=‘1’)thenMucval:=muxval+2;endif;CasemuxvalisWhen0=>q<=i0;When1=>q<=i1;When2=>q<=i2
