微处理器外部结构和总线操作时序课件.ppt

《微处理器外部结构和总线操作时序课件.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、第五章微处理器外部结构和总线操作时序主要内容：5.18086/8088CPU的引脚功能5.28086/8088总线构成（两种模式）5.28086/8088系统总线时序1.时序基本概念指令周期：执行一条指令的时间。总线周期：CPU从存储器或I/O端口读写一个字节（字）的时间。时钟周期：CPU的基本时间单位。T状态：一个基本时钟周期又称T状态。基本总线周期：4个T状态T1状态：A19—A0上是地址信息，出现ALE信号后，将地址锁存到地址锁存器（8282）。T2状态：地址信息消失，A19-A16从地址信息变为状态信息S6-

2、S3。5.38086/8088系统总线时序28086的总线时序时序（Timing）是指信号高低电平（有效或无效）变化及相互间的时间顺序关系。总线时序描述CPU引脚如何实现总线操作CPU时序决定系统各部件间的同步和定时什么是总线操作？2.8086的总线时序（续1）总线操作是指CPU通过总线对外的各种操作8086的总线操作主要有：存储器读、I/O读操作存储器写、I/O写操作中断响应操作总线请求及响应操作CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti什么是总线周期？2.8086的总线时序（续2）总线周期是指CP

3、U通过总线操作与外部（存储器或I/O端口）进行一次数据交换的时间指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程8086的基本总线周期需要4个时钟周期2个时钟周期编号为T1、T2、T3和T4总线周期中的时钟周期也被称作“T状态”时钟周期的时间长度就是时钟频率的倒数当需要延长总线周期时需要插入等待状态Tw演示演示28086的总线时序（续3）任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储

4、器写总线周期只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期CPU响应可屏蔽中断时生成中断响应总线周期28086的总线时序（续2）总线操作中如何实现时序同步是关键CPU总线周期采用同步时序：各部件都以系统时钟信号为基准当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作3.8086CPU的典型时序总线操作是指CPU通过总线对外的各种操作8088的总线操作主要有：存储器读、存储器写I/O读操作、I/O写

5、操作中断响应操作总线请求及响应操作CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti复位例：MOVAL,[1000H];M/IO=1T1状态：A19—A0上是地址信息，出现ALE信号后，将地址锁存到地址锁存器（8282）。T2状态：地址信息消失，A19-A16从地址信息变为状态信息S6-S3。数据允许信号DEN在T2状态有效。T3状态：AD0~AD15上出现数据。TW状态：若存储器式外设的工作速度较慢，不能满足基本时序要求，使用一个产生READY的电路，以使在T3状态之后，插入一个等待周期TW。T4状态，CP

6、U采样数据，结束一个总线周期。3.8086CPU的典型时序(总线读周期）T1T2T3T4CLKALEM/IOA19～A16S6～S3BHERDDT/RDENAD15~AD0高=M地址地址低=IO输出输出S6～S3数据输入如果是8088有哪些不同？3.8086CPU的典型时序(总线读周期）数据TwCLKALEM/IOA19～A16S6～S3RDDT/RDENAD15~AD0具有等待状态的总线读操作BHET1高=M地址地址READY低=IO输出输出T2S6～S3T3输入T4例：MOV[1000H],AX;M/IO=1T1

7、状态：A19—A0上是地址信息，出现ALE信号后，将地址锁存到地址锁存器（8282）。T2状态：地址信息消失，A19-A16从地址信息变为状态信息S6-S3。T3状态：AD0~AD15上出现数据。WR信号有效（WR=0）。TW状态：若存储器式外设的工作速度较慢，不能满足基本时序要求，使用一个产生READY的电路，以使在T3状态之后，插入一个等待周期TW。T4状态，CPU认为数据已写入存储器，结束一个总线周期。3.8086CPU的典型时序(总线写周期）最小工作模式下的总线写操作（8086）T1T2T3T4CLKALEM

8、/IOA19～A16S6～S3BHEWRDT/RDENAD15~AD0数据S6～S3高=M地址地址输出读操作和写操作有哪些不同？***输出低=IO输出3.8086CPU的典型时序(总线写周期）≈≈≈≈CLKHOLDHLDA所有三态总线8086/8088总线保持请求/保持响应时序图T4或TI3.8086CPU的典型时序(总线保持请求/保持响应）T