8088总线操作和时序 ppt课件

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1、8088的总线操作和时序8088基本结构8088的总线时序的基本概念及8088时序一、8088基本结构1、8088分成两大部件（1）执行部件EU负责指令的执行、和对其他部件的控制包括通用寄存器、ALU、Flag(标志)和EU控制单元（2）总线接口单元BIU负责微处理器与存储器、I/O接口的信息传递包括段寄存器、IP、总线接口控制逻辑、指令队列等BIU的功能和组成1、取指令2、传送数据3、形成物理地址----------------------------------4个段地址（CSDSESSS）IP指令队列20位的地址加法器EU的功能和组成1、指令译码、执行指令2、向BIU送偏移地址信息

2、3、管理通用寄存器、和标志寄存器---------------------------------------1、通用寄存器、标志寄存器、2、运算器部件、指令部件2、寄存器结构寄存器组：数据寄存器指针寄存器变址寄存器段寄存器3、8088的引脚40脚双列直插式20根地址线8根数据线（分时复用，ALE）NMI非屏蔽中断请求INTR屏蔽中断请求CLK时钟RESET复位READY存储器或I/O接口的应答TESTINTA中断响应信号ALE地址锁存信号S3-S6分时复用（和周期状态有关）T1状态时输出高四位地址IO操作时不使用T2、T3、Tw、T4输出本身状态S3、S4指示被使用的段寄存器00ES01SS

3、10CS11DSS5中断允许标志S6始终为低二、8088的总线1、8088的两种组态当要利用8088构成一个较小的系统时，系统的地址总线可以由CPU的AD0~AD7、A8~A15、A16~A19通过地址锁存器8282构成，数据总线直接由AD0~AD7提供，也可以通过发送/接收接口芯片8286供给（增大总线的驱动能力），系统的控制总线直接由CPU的控制线供给。若要构成的系统较大，要求有较强的驱动能力，8088要通过一个总线控制器8288来形成各种总线周期，控制信号由8288给出。这时，8088就处在最大组态。在两种组态下，8088引脚的脚24~31有不同的名称和意义，引脚MN/MX定义8088处

4、在什么组态。当MN/MX连接电源（+5V）时则为最小组态，若接地则为最大组态。（1）最小组态最小组态下引脚24~31定义如下IO/M：区分是访问存储器还是I/O。/WR/INTA：CPU输出的中断响应信号。ALEDT/R：数据发送/接收信号。/DEN：数据允许信号HOLD，HLDA：总线请求和总线请求响应信号。/SSO：系统状态信号IO/MDT/RSSO性能100中断响应101读I/O110写I/O111Halt000取指001读存储器010写存储器011无源8284时钟发生器CLKREADYRESET等待状态发生器MN/MXIO/M/INTA/RD/WRDT/R/DENAD0~AD7ALEA

5、8~A19+5VSTB/OE82828286T/OEMCS-80外设2716(ROM)2147(RAM)地址数据（2）最大组态最大组态下引脚24~31定义如下/S2、/S1、/S0：区分是访问存储器还是I/O。/RQ/GT0、/RQ/GT1：总线请求/允许信号/LOCK：CPU占用系统总线锁存信号。QS1、QS0：指示8088内部指令队列状态。QS1QS0性能01无操作01队列中操作码的第一个字节10队列空11队列中的其他字节/S2/S1/S0性能000中断响应001读I/O010写I/O011Halt100取指101读存储器110写存储器111无源8284时钟发生器CLKREADYRESET

6、等待状态发生器MN/MX/S0/S1/S2/LOCKAD0~AD7A8~A19GNDSTB/OE82828286T/OEMCS-80外设2716(ROM)2147(RAM)地址数据/S0/S1/S2DENDT/RALE/MROC/INTA/AIOWC/MWTC/AMWC/IORC/IOWC三、8088的时序1、时序的基本概念（1）指令周期、总线周期和T状态指令周期（InstructionCycle）：执行一条指令所需要的时间。总线周期（BusCycle）：CPU从存储器或输入输出端口存取一个字节所需的时间。每个指令周期可划分为若干的总线周期。每个总线周期包含4个T状态（TState），即T1、

7、T2、T3、T4。每个T状态是8088处理动作的最小单位，即时钟周期（ClockCycle）。4个状态T1:输出地址并锁存T2：取消地址T3：数据在总线上T4：读写数据，结束总线周期（2）Tw状态READY准备就绪输入线决定是否在T3、T4状态之间插入Tw状态。存储器或输入输出设备准备就绪时置READY为高；否则置为低。CPU在T3的下降沿采样READY，如不为高则插入Tw状态。并且在Tw的下降沿