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时间:2021-03-18
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1、第四章8088的总线操作和时序§1概述§28088的总线§3相关电路知识§48088典型时序分析§5IBMPC/XT的CPU系统§6计数器和定时器电路§1概述一、指令周期、总线周期和T状态二、CPU的时序和存储器以及外设的时序三、学习CPU时序的目的一、指令周期、总线周期和T状态指令的执行:取指令、译码和执行指令周期:执行一条指令所需要的时间总线周期:CPU从存储器或输入输出端口,存取一个字节所需时间每个总线周期包括4个T状态,每个T状态是8088中处理动作的最小单位(时钟周期)8088的时钟频率为5Mz,一个T状态为200ns,在IBM-PC中,
2、时钟频率为4.77MHz,一个T状态为210ns基本的总线周期:存储器读或写;输入输出端口的读或写;中断响应二、CPU的时序和存储器以及外设的时序总线周期的组成:8088的基本总线周期为4个时钟周期,每个时钟周期间隔称为一个T状态。总线周期总线周期T1T1T2T3T4T2T3T4地址地址缓冲缓冲数据数据CLKAD总线周期总线周期T1T1T2T3T4T2T3T4地址地址缓冲缓冲数据数据CLKADT1状态:BIU将RAM或I/O地址放在地址/数据复用总线A/D)上。T2状态:读总线周期:A/D总线为接收数据做准备。改变线路的方向。写总线周期:A/D总线
3、上形成待写的数据,且保持到总线周期的结束(T4)。T3,T4:对于读或写总线周期,AD总线上均为数据。问题:CPU时序、存储器时序和I/O端口的时序之间的配合(1)早期的计算机设计中,是在设计CPU和存储器以及外设时协调解决的(2)目前,解决方法:在CPU中设计一条准备就绪READY输入线(存储器或I/O端口输给CPU的状态线),CPU在T3状态的前沿采样该信号,当RAM或I/O接口速度不够时,T3与T4之间可插入等待状态Tw。Ti:当BIU无访问操作数和取指令的任务时,8086不执行总线操作,总线周期处于空闲状态Ti。基本的总线周期时序分析T1T
4、2T3T4T1T2T3TwTwTwT4T1T2总线周期总线周期若干个8088基本的总线周期由4个T状态组成,记为:T1、T2、T3、T4等待时钟周期Tw,在总线周期的T3和T4之间插入,总线处于等待状态T1T2T3T4TiTiT1T2T3TwTwTwT4TiTi总线周期总线周期若干个1~2个8086基本总线周期空闲时钟周期Ti,在两个总线周期之间插入,总线处于空闲状态三、学习CPU时序的目的1、了解时序有利于我们深入理解指令的执行过程2、有利于适当选用指令3、对于CPU、存储器和I/O端口时序配合有深刻理解4、在控制过程中实时操作的需要§28088
5、的总线一、8088的两种组态二、8088的引线一、8088的两种组态当把8088CPU与存储器和外设构成一个计算机系统时,根据所连的存储器和外设的规模,8088可以有两种不同的组态:最小组态:系统的地址总线由CPU的AD0-AD7,A8-A15,A16-A19通过地址锁存器8282构成;数据总线可以直接供给,也可以通过发送/接收接口片子8286供给;控制总线直接供给。最大组态:通过总线控制器8288来形成各种总线周期,控制信号由8288供给。IBMPC/XT工作在最大模式两种组态方式的实现:通过MN/MX引脚选择是处于小工作模式(MN)还是处于大工
6、作模式(MX)。同样是40根引脚,但是在不同工作模式时,部分引脚的定义又有所不同。二、8088的引线A12A14A13A9A11A10A8A15SSOHIGH8088(1)电源、地、时钟信号40Vcc+5V1和20GND19CLK5MHz,占空比1/3(2)处理器控制信号21RESET:输入,高电平有效,复位信号。使微处理器停止现行操作,并进行初始化:CS置为FFFFH,其余寄存器清零、指令队列清空。22READY:输入,高电平有效,准备就绪引脚。当进行总线操作时,该引脚有效才可以完成数据传送操作,否则会一直等待该引脚为有效状态。23TEST:输入
7、,低电平有效,测试引脚。当它有效时,可以使微处理器退出WAIT指令的执行。33MN/MX:工作方式选择引脚。接高电平表示工作在小模式,低电平表示工作在大模式。(一)、引脚的功能(一)、引脚的功能(续)17NMI:输入,上升沿有效,不可屏蔽中断请求引脚18INTR:输入,高电平有效,可屏蔽中断请求引脚32RD:输出,三态,低电平有效,读控制引脚(3)复用总线引脚9—16AD0~AD7:地址/数据分时复用引脚,双向,三态38-35A16~A19/S3~S6:地址/状态分时复用引脚,输出,三态(4)在不同工作方式下定义不同的引脚31HOLDRQ/GT03
8、0HLDARQ/GT129WRLOCK写控制信号变成总线封锁信号28M/IOS227DT/RS126DENS025ALEQ
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