数字逻辑实验报告.doc

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1、数字逻辑实验报告姓名：任凯学号：139074018班级：计131实验一3-8译码器设计（原理图设计输入）（本实验将详细介绍Altera公司MAX+PlusⅡ软件的基本应用）一、实验目的1.通过一个简单的3-8译码器的设计，让学生掌握用原理图描述组合逻辑电路的设计方法。2.掌握组合逻辑电路的软件仿真方法。3.初步了解可编程器件设计的全过程。二、实验步骤1.设计输入1.1启动MAX+PlusⅡ软件包，选择File/New菜单，弹出设计输入选择窗口，如下图1.1所示:1.2选择GraphicEditorFile，单击“OK

2、”按钮，打开原理图编辑器，进入原理图设计输入电路编辑状态。如下图1.2所示:1.3设计的输入1）放置一个器件在原理图上a.在原理图的空白处双击鼠标左键（或者单击右键选择Symbol/EnterSymbol快捷菜单），弹出图1.3所示对话框。b.在SymbolName框中输入元件名称或用鼠标在元件库中选取所需元件，按下“OK”按钮即可。c.对于相同的元件，只要按住Ctrl键的同时拖动鼠标即可进行复制；也可采用复制/粘贴的方法进行复制。d.一个完整的电路应包括：输入端口INPUT、电路元器件的集合、输出端口OUTPUT。

3、e.图1.4为3-8译码器元件的安放结果。图1.42）在器件的管脚上添加连线把鼠标移到元件引脚附近，鼠标指针由箭头变为十字，按住鼠标左键拖动即可画出连线。图1.5为3-8译码器原理图。图1.53）标记输入/输出端口属性双击输入/输出端口的“PIN_NAME”，变成黑色时输入标记符并回车确认。本译码器将三个输入端标记为A、B、C，输出端标记为D0~D7。标记输入/输出端口后的3-8译码器原理图如图1.6所示。图1.64）保存原理图对于新建文件，单击保存按钮会出现“SaveAs（另存为）”对话框，此时可选择（或输入）保存

4、路径和文件名称。原理图的文件扩展名为“*.gdf”。5）设置为当前文件点击File/Project/SetProjecttoCurrentFile可将当前编辑的文件设置为当前文件。当打开了几个项目文件时，这个步骤非常重要，否则将会出错。*初学者一定要注意这一步骤。至此，已经完成了一个电路的原理图设计输入的整个过程。2.电路的编译与适配2.1选择芯片型号点击Assign/Device菜单选择当前项目文件欲设计实现的实际芯片来进行编译适配。本例选择EPLDEPF10K10LC84-4来实现，如图2.1所示。图2.1如果不

5、选择适配芯片，开发软件将自动把所有适合本电路的芯片一一进行编译适配，将会耗费大量时间。2.2编译适配点击MAX+PlusⅡ/Compiler菜单，按下弹出窗口（图2.2）中的Start按钮开始进行编译，生成下载文件。如果编译前选择的芯片是CPLD，则生成的下载文件为“*.pof”文件（编程目标文件）；如果选择的芯片是FPGA，则生成“*.sof”文件（SRAM配置目标文件）。这个文件用于硬件下载编程时调用。同时还生成一个“*.rpt”报告文件，用于详细查看编译结果。如果编译时出现错误，则要修改设计后重新编译。图2.2

6、如果设计的电路顺利地通过了编译，当电路不复杂的情况下，就可以对芯片进行编程下载，直到实现所设计的硬件电路，至此，已经完成了一个EDA的设计与实现的全过程。如果电路足够复杂，就要进行仿真。图2.33.电路仿真与时序分析MAX+PlusⅡ支持电路的功能仿真（前仿真）和时序仿真（后仿真）。众所周知，开发人员在进行电路设计时，非常希望借助比较先进、高效的仿真工具来节省设计过程的时间和成本。因此，EDA工具提供的强大的（在线）仿真功能迅速得到了电子工程设计人员的青睐，这也是当今EDA（CPLD/FPGA）技术非常火爆的原因之一

7、。下面通过本实验来介绍MAX+PlusⅡ仿真功能的基本应用。3.1添加仿真激励信号波形1）启动MAX+PlusⅡ/WaveformEditor菜单，进入波形编辑窗口，如图3.1所示。图3.12）将鼠标指针移到空白处，单击鼠标右键，选择快捷菜单中的“EnterNodesfromSNF…”并按鼠标左键确认，出现图3.2所示的对话框。图3.23）单击“List”和“=>”按钮，选择欲仿真的I/O管脚。4）单击“OK”按钮，列出仿真电路的输入、输出管脚图如图3.3所示。在本列中，3-8译码器的输出为灰色，表示未仿真前其输出是

8、未知的。图3.35）调整管脚顺序，以符合常规习惯。调整时只需选中某一管脚并按住鼠标左键将其拖到相应位置即可完成。如图3.4。图3.46）准备为电路输入端口添加激励波形。选中欲添加信号的管脚，窗口左边的信号源即刻变成可操作状态，这是就可以根据实际电路要求选择信号源种类。本例电路中，选择时钟信号就可以满足仿真要求。7）选择仿真时间。仿真时间长短由电