数字逻辑实验报告

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1、附件2数字逻辑实验报告序号： 数字逻辑实验报告(12-13学年)  学生姓名:依力夏提江·艾买尔学号：12101020129 系别:计算机科学与技术班级:计12-1班 指导教师：吴磊 2013年12月20日题目1设计实现8线─3线普通二进制编码器（1）实验（设计）原理八-三优先编码器输入信号为din0，din1，din2，din3，din4，din5，din6和din7，输出信号为out2、out1、out0。输入信号中din7的优先级别最低，依次类推，din0的优先级别最高。也就是说若din0输入

2、为1（即为高电平）则无论后续的输入信号怎么样，对应的这种状态一样，如若din0输入为0（即为低电平）则看优先级仅次于din0的din1状态决定，依次类推。因为din0到din7共8中状态，可以用3位二进制编码来表示。8-3优先编码器真值表如下表所示（2）根据实验原理列出真值表(3)说明程序中各部分的功能，对VHDL源程序说明和详细注释。例如：用VHDL语言设计8-3编码器。ØlibraryIEEE;--IEEE库ØuseIEEE.std_logic_1164.all;--调用IEEE库中的程序包ØU

3、SEIEEE.STD_LOGIC_ARITH.ALL;ØUSEIEEE.STD_LOGIC_UNSIGNED.ALL;ØØentitybianmais--定义实体名bianmaØport(Ødin:instd_logic_vector(0to7);--定义输入信号din0,din1,din2,din3,din4,din5,din6,din7ØEANABLE:instd_logic;--定义使能端Øoutput:outstd_logic_vector(0to2);--定义输出信号out0,out1,o

4、ut2ØQ:outstd_logic_vector(2downto0);--定义计数器输出信号Q2,Q1,Q0Ø);Øendbianma;ØØØØarchitecturebehavofbianmais--定义结构体名behavØsignalsint:std_logic_vector(4downto2);Øsignalcnt:std_logic_vector(2downto0);ØØbeginØprocess(din)Øbegin--计数器ØifEANABLE='1'thenØcnt<=cnt+'1'

5、;Øendif;Øendprocess;ØØØprocess(din)Øbegin--逻辑功能描述字形Øif(EANABLE='0')thenØif(din(0)='1')thenoutput<="000";Øelsif(din(2)='1')thenoutput<="100";Øelsif(din(3)='1')thenoutput<="010";Øelsif(din(4)='1')thenoutput<="110";Øelsif(din(5)='1')thenoutput<="001";Øels

6、if(din(6)='1')thenoutput<="101";Øelsif(din(0)='1')thenoutput<="011";Øelseoutput<="111";Øendif;Øelseoutput<="ZZZ";Øendif;Øendprocess;ØQ<=cnt;Øendbehav;实验已验机！ØØ1行是库说明部分，打开库Ø2~4行是打开库中的程序包Ø5~11行是实体说明部分，描述电路的端口信号Ø12~最后，是结构体部分，描述电路的逻辑功能ØVHDL语言不区分大小写，关键字用大写，用

7、户自定义部分用小写。(4)实验过程中出现的问题及解决办法。例如：故障及问题分析故障1：波形太密，endtime设置太短，看不出完整的周期问题分析：调整endtime设置解决办法：在调整了endtime设置之后，得到了比较清晰的波形(5)对功能测试的截图，给予解释和说明。对其仿真图进行仿真分析：din为输入信号组，它由din7-din0八个输入信号组成。output为输出信号组， 它由output2-output0三个二进制代码输出信号组成。enable为使能端，当enable为0时编码器工作，当使能

8、端为1时输出高阻状态。当din0为1时，即输入为：1*******时，输出111，当din0为0时，输出由优先级仅次于din0的din1决定，即输入为：01******时，输出110，紧接着依次类推，分别得出输入为：001*****时，输出101，输入为：0001****时，输出100，输入为00001***时，输出为011。到此为止由于使能段变为高电平，输出信号为高阻状态，但可以推断出当输入为000001**时，输出010，输入为0000001*时，输出001，输入