EDA分频器的设计.doc

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1、EDA实验报告学院：班级：学号：指导老师：姓名：一、实验目的：学习数控分频器的设计，分析和测试方法。二、实验原理：不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有计时器溢出位与预置数加载输入信号相接即可。三、实验内容1、将4096HZ的时钟信号分频为1HZ的时钟信号。实验原理图：实验源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsi

2、gned.all;entitydvfisport(clk_in:instd_logic;fout:outstd_logic);end;architectureoneofdvfissignalcnt:integerrange0to2048;signalclk_out:std_logic;beginprocess(clk_in)beginifclk_in'eventandclk_in='1'thenifcnt=2048thencnt<=0;clk_out<=notclk_out;elsecnt<=cnt+1;en

3、dif;endif;endprocess;fout<=clk_out;endone;功能仿真波形图：实验引脚图：实验箱上工作情况：当CLOCK5接4096HZ的时钟信号时，扬声器每秒钟响一次。1、如实验内容1将4096HZ的时钟信号分频为2HZ、8HZ、16HZ的时钟信号。2、编写四选一MUX，可用按键控制选择分频后的某时钟。实验原理图：实验源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydvfis

4、port(clk:instd_logic;s:instd_logic_vector(1downto0);clk_out:outstd_logic);end;architectureoneofdvfissignalclk1_out:std_logic;signalclk2_out:std_logic;signalclk3_out:std_logic;signalclk4_out:std_logic;signalcnt2048:integerrange0to2048;signalcnt1024:integerra

5、nge0to1024;signalcnt256:integerrange0to256;signalcnt128:integerrange0to128;beginfen1:process(clk)beginifclk'eventandclk='1'thenifcnt2048=2048thencnt2048<=0;clk1_out<=notclk1_out;elsecnt2048<=cnt2048+1;endif;endif;endprocess;fen2:process(clk)beginifclk'event

6、andclk='1'thenifcnt1024=1024thencnt1024<=0;clk2_out<=notclk2_out;elsecnt1024<=cnt1024+1;endif;endif;endprocess;fen8:process(clk)beginifclk'eventandclk='1'thenifcnt256=256thencnt256<=0;clk3_out<=notclk3_out;elsecnt256<=cnt256+1;endif;endif;endprocess;fen16:p

7、rocess(clk)beginifclk'eventandclk='1'thenifcnt128=128thencnt128<=0;clk4_out<=notclk4_out;elsecnt128<=cnt128+1;endif;endif;endprocess;xuan:PROCESS(s)BEGINCASEsISWHEN"00"=>clk_out<=clk1_out;WHEN"01"=>clk_out<=clk2_out;WHEN"10"=>clk_out<=clk3_out;WHEN"11"=>clk

8、_out<=clk4_out;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;功能仿真波形：实验引脚图：实验箱上工作情况：CLOCK5接4096HZ的时钟信号，按键1、键2使输入分别为00、01、10、11，扬声器输出声音频率分别为1HZ、2HZ、8HZ、16HZ。一、实验总结与心得1、实验中遇到难题要多思考，争取独立解决问题，实在不懂要求助同学或老师。2、注意end