eda---半整数分频器的设计实验报告

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1、项目题目:半整数分频器的设计姓名：应用技术学院系业号院专学电子信息工程（职教）指导教师：综合成绩：完成时间：2012年6月13日一项目实验内容摘要棊于FPGA硬件开发板，利用QuartusII软件通过VIIDL输入的方式实现2.5分频器的设计并用示波器观察；试验目的：1、掌握半整数分频器的VHDL设计原理与方法。2、掌握在QUARTUSII中进行简单数字系统设计的全过程。实验原理：设有一个5Mllz的时钟源，但电路屮要产生一个2Mllz的时钟信号，由于分频比为2.5,因此整数分频器将不能胜任。采用可编程逻辑器件实现分频系数为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一

2、个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲(实际上是使被扣除的脉冲变成很窄的脉冲，可由异或门实现)，就可以得到分频系数为2.5的小数分频器。采用类似方法，可以设计分频系数为任意半整数的分频器。当分频系数为N—0.5(N为整数)时，可控制扣除脉冲的时间，是输出为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。二、项目实验源代码分频器代码LIBRARYIEEE;USEIEEE.STD_L0GIC_1164.ALL;USEIEEE.STDLOGICUNSIGNED.ALL;ENTITYdeccountTSPORT(inclk:INSTD_LOGiC;—时钟源pre

3、set:INSTD_L0GIC_VECT0R(3DOWNTO0);—预罝分频值Noutclkl:OUTSTD—LOGIC;outclk2:BUFFERSTD_LOGIC);—输出时钟ENDdeccount;ARCHITECTUREdeccount_arch0EdeccountISSIGNALelk,divide2:STD_LOGIC;SIGNALcount:STDLOGICVECTOR(3DOWNTO0);BEGINclk<=inclkXORdividc2;—inclk与divide2异或后作为模N计数器的时钟outclkl<=inclk;PROCESS(elk)BEGINIF(clk’

4、eventANDclk=’1’)THENlF(count=〃0000〃)THENcount<=preset-l;—罝整数分频值Noutclk2<=’1’；ELSEcount<=count-l;—模N计数器减法计数outclk2〈=’0’；ENDIF;ENDIF;ENDPROCESS;PROCESS(outclk2)BEGINIF(outclk2’eventANDoutclk2=’1’)THENdivide2<=N0Tdivide2;—输出时钟二分频ENDIF;ENDPROCESS;ENDdeccountarch;三、项目实验工具软件的选用以及实验过程实验的软硬件要求：1、EDA2000实

5、验箱(其他厂家具有同等配罝试验箱均可)，主要使用：输入：时钟源。2、主芯片：EP1K10TC100-3(大于此规模的芯片亦可)3、计算机与QUARTUS软件实验过程.•1.建立工程文件(1)新建一个文件夹。(2)输入源程序(可以通过VHDL代码输入，也可以通过原理图输入)。打开QuartuslI,选择菜单File—New。在New窗口屮的DeviceDesignFiles屮选择编译文件的语合类型，这里选择“VHDLFile”。然后在VHDL文本编译窗中输入代码一。(3)文件存盘。选择File—SaveAs命令，找到己设立的文件夹，存盘文件名为counter60当出现问句“Doyouwa

6、nttocreate…”时，若单击“是”按钮，则直接进创建工程流程。2.创建工程(1)打开逮立新工程管理窗。选择菜单File~*NewPrejectWizard命令，即弹出“工程设置”对话框.单击此对话框最上一栏右侧的“…”按钮，找到指定的文件夹，选中己存盘的文件counter60.vhd，再单击“打开”按钮.。(3)将设计文件加入工程中。单1；•下方的Next按钮，在弹fli的对话框中单击File栏的按钮，将与工程相关的所有VHDL文件(如果有的话)加入进此工程.(3)选择0标芯片。单击Next按钮，选择0标芯片。首先在Family栏选芯片系列，在此选ACEX1K系列，并在此栏下单击Y

7、es按钮，即选择一确定目标器件。再次单击Next按钮，选择此系列的具体芯片EP1K10TC100-3。(4)选择仿真器和综合器类型。单击Next按钮，这时弹出的窗口是选择仿真器和综合器类型，如果都选默汄的“NONE”。在此都选择默汄项“NONE”(不作任何打勾选择)。(5)结束设置。单击Next按钮后，即弹出“工程设置统汁”窗口，上面列出了此项工程相关设置情况，最后单击Finish按钮。3.编译前设置选择FPGA目标芯片。目标芯片的