资源描述：
《基于cpldfpga的半整数分频器的设计》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、-68-《国外电子元器件》2003年第9期2003年9月●主题论文基于CPLD/FPGA的半整数分频器的设计林海波(长春工程学院信息工程系,吉林长春130021)TheDesignoftheHalfIntegerFrequencyDividerBasedonCPLD/FPGALINHai-bo摘要:简要介绍了CPLD/FPGA器件的特点和应用范围,并以分频比为2.5的半整数分频器的设计为例,介绍了在MAX+plusⅡ开发软件下,利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。关键词:VHDL;CPLD/FPGA
2、;数字逻辑电路设计;半整数分频器分类号:TP311.52文献标识码:A文章编号:1006-6977(2003)09-0068-03数倍关系,此时可采用小数分频器进行分频。比如:1引言分频系数为2.5、3.5、7.5等半整数分频器。笔者在CPLD(ComplexprogrammableLogicDevice,复杂可模拟设计数字频率计脉冲信号时,就用了半整数分编程逻辑器件)和FPGA(FieldprogrammableGatesAr2频器这样的电路。由于时钟源信号为50MHz,而电路ray,现场可编程门阵列)都是可编程逻辑器件,它们中需要产生
3、一个20MHz的时钟信号,其分频比为是在PAL、GAL等逻辑器件基础上发展起来的。同2.5,因此整数分频将不能胜任。为了解决这一问题,以往的PAL、GAL相比,FPGA/CPLD的规模比较大,笔者利用VHDL硬件描述语言和原理图输入方式,适合于时序、组合等逻辑电路的应用。它可以替代通过MAX+plusⅡ开发软件和ALTERA公司的几十甚至上百块通用IC芯片。这种芯片具有可编程FLEX系列EPF10K10LC84-4型FPGA方便地完成和实现方案容易改动等特点。由于芯片内部硬件连了半整数分频器电路的设计。接关系的描述可以存放在磁盘、ROM、
4、PROM、或E22小数分频的基本原理PROM中,因而在可编程门阵列芯片及外围电路保持不动的情况下,换一块EPROM芯片,就能实现一小数分频的基本原理是采用脉冲吞吐计数器和种新的功能。它具有设计开发周期短、设计制造成锁相环技术先设计两个不同分频比的整数分频器,本低、开发工具先进、标准产品无需测试、质量稳定然后通过控制单位时间内两种分频比出现的不同次以及可实时在线检验等优点,因此,可广泛应用于产数来获得所需要的小数分频值。如设计一个分频系品的原型设计和产品生产之中。几乎所有应用门阵数为10.1的分频器时,可以将分频器设计成9次10列、PLD和
5、中小规模通用数字集成电路的场合均可分频,1次11分频,这样总的分频值为:应用FPGA和CPLD器件。F=(9×10+1×11)/(9+1)=10.1在现代电子系统中,数字系统所占的比例越来从这种实现方法的特点可以看出,由于分频器越大。系统发展的趋势是数字化和集成化,而CPLD/的分频值不断改变,因此分频后得到的信号抖动较FPGA作为可编程ASIC(专用集成电路)器件,它将大。当分频系数为N-0.5(N为整数)时,可控制扣在数字逻辑系统中发挥越来越重要的作用。除脉冲的时间,以使输出成为一个稳定的脉冲频率,在数字逻辑电路设计中,分频器是一种基
6、本电而不是一次N分频,一次N-1分频。路。通常用来对某个给定频率进行分频,以得到所3电路组成需的频率。整数分频器的实现非常简单,可采用标准的计数器,也可以采用可编程逻辑器件设计实分频系数为N-0.5的分频器电路可由一个异现。但在某些场合下,时钟源与所需的频率不成整或门、一个模N计数器和一个二分频器组成。在实©1995-2005TsinghuaTongfangOpticalDiscCo.,Ltd.Allrightsreserved.基于CPLD/FPGA的半整数分频器的设计-69-beginprocess(reset,clk)beginif
7、reset=′1′then现时,模N计数器可设计成带预置的计数器,这样count(1downto0)<=″00″;可以实现任意分频系数为N-0.5的分频器。图1else给出了通用半整数分频器的电路组成。if(clk′eventandclk=′1′)then采用VHDL硬件描述语言,可实现任意模Nif(en=′1′)then的计数器(其工作频率可以达到160MHz以上),并if(count=″10″)then可产生模N逻辑电路。之后,用原理图输入方式将模count<=″00″;N逻辑电路、异或门和D触发器连接起来,便可实现else半整数(N
8、-0.5)分频器以及(2N-1)的分频。count<=count+1;endif;4半整数分频器设计endif;现通过设计一个分频系数为2.5的分频器给出endif;用FPGA设计半整数分频器
