奇数和半整数分频器

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1、奇数分频器1引言分频器在CPLD/FPGA设计中使用频率非常高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源，但是对于要求奇数倍分频、小数倍分频的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。对于偶数分频，使用一模N计数器模块即可实现，即每当模N计数器从0开始计数至N时，输出时钟进行翻转，同时使计数器复位，使之从0开始重新计数，以此循环即可实现。但对于奇数分频，实现50%的占空比

2、却是比较困难的。下面给出占空比50%的奇数分频器的设计源程序和仿真结果。2VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;　　　　　　　--添加库ENTITYfdivIS　--设计实体PORT(clk,reset:INSTD_LOGIC;　　　　　　　　　　--端口说明preset:ININTEGER;　　　　　　　　　　--preset:　分频预置数clkout:OUTSTD_LOGIC);　　　　--clko

3、ut:　分频后得到的时钟ENDfdiv;ARCHITECTUREbehaveOFfdivIS　　　　　　　　　　--设计构造体SIGNALs1,s2:STD_LOGIC;　　　　　　　　　　　--内部信号s1,s2SIGNALcnt:INTEGERRANGE0TOpreset-1;　--模为preset的计数信号BEGINP1:PROCESS(clk,reset)--计数器BEGINIFreset='1'THENcnt<=0;ELSIFclk'eventANDclk='1'THENIFcnt=0THENcnt<=p

4、reset-1;ELSEcnt<=cnt-1;ENDIF;ENDIF;ENDPROCESS;P2:PROCESS(clk,reset)--信号1BEGINIFreset='1'THENs1<='1';ELSIFclk'eventANDclk='1'THENIFcnt=0THEN--计数信号为0时，S1翻转s1<=NOTs1;ELSEs1<=s1;ENDIF;ENDIF;ENDPROCESS;P3:PROCESS(clk,reset)--信号2BEGINIFreset='1'THENs2<='1';ELSIFclk'

5、eventANDclk='0'THENIFcnt=(preset-1)/2THEN--计数信号为N时，S2翻转s2<=NOTs2;ELSEs2<=s2;ENDIF;ENDIF;ENDPROCESS;clkout<=s1XORs2;--异或输出ENDBEHAVE;程序说明：以上程序实现任意奇数为PRESET的50％占空比分频，计数器CNT的模值为PRESET，计数器是为了控制信号S1和信号S2，使两信号保持恒定的时间差。信号S1为上升沿触发，在CNT＝0时翻转，信号S2为下降沿触发，在CNT=(PRESET-1)/2

6、时翻转。然后将S1和S2异或输出，这样就实现了PRESET的50％占空比分频。3仿真波形本设计选用的是FLEX10K系列器件，仿真波形如图所示。图中预置值为７，即分频器分频值为7，由图中的波形可以看出，结果正确。波形分析：计数器CNT的模值为7，信号S1是上升沿触发，CNT＝0时翻转，S2是下降沿触发，CNT＝（7-1）/２=３时翻转，然后将S1和S2异或输出，这样就实现了50%占空比的7分频。半整数分频器1　引言在数字系统设计中，分频器是一种基本电路。整数分频器的实现非常简单，可采用标准的计数器来实现。但在某些场

7、合下，时钟源所给频率与所需频率不成整数倍关系，譬如把12MHZ的时钟频率分频为1.024MHZ的时钟，分频系数为11.71875，此时可采用小数分频器进行分频。这类问题在通信ASIC的设计中用的比较多。作为小数分频器的一个特例，本程序完成的是半整数分频器的设计。2　半整数分频器的基本原理设有一个5MHZ的时钟源，但电路中需要产生一个2MHZ的时钟信号，这时就需要设计一个分频比为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲，就可以得到

8、分频系数为2.5的小数分频器。实现扣除的电路是由二分频器和异或逻辑组成。采用类似的方法，可以设计出分频系数为任意半整数的分频器。3　电路组成设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计数器、二分频器和一个异或门组成，如图（一）所示。异或逻辑模N计数器二分频器inclkoutclk图（一）通用半整数分频器电路组成4　VHDL程序LIBRAR