EDA数字分频器的实验

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1、现代EDA技术课程设计实验报告题目：基于FPGA技术的数字频率计的设计学院：研究生学院专业名称：检测技术与自动化装置班级：2010（7）班学号：100081102001学生姓名：司红伟指导教师：徐精华二O一一年五月基于FPGA技术的数字频率计的设计1．实验目的（1）熟悉QUARTUS的基本使用。（2）熟悉FPGA实验开发系统的基本使用。（3）学习VHDL基本单元电路的综合设计应用。2．实验内容设计并调试好一个八位十进制的数字频率计，要求具有以下基本功能：1)测频范围：1HZ-50MHZ。2)测频精度：测频采用等精度频率

2、测量，其全范围相对误差恒为万分之一。3)响应时间：小于5S。4)具有记忆显示功能，即在测量过程中不刷新数据，测量结束才将测量结果送显示。3．试验原理（1）采用直接测频法。直接测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量准确度为＆=Tx/T=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之

3、测量准确度也较低。因此直接测频法只适合测量频率较高的信号，不能满足在整个测量频段内的测量精度保持不变的要求。（1）采用等精度测频法。频率是周期信号在单位时间内的重复次数，电子计数器可以对一个周期信号发生的次数，进行计数。如果某一信号在T秒时间间隔内的重复次数为N次，则该信号的频率f为在直接测频率的基础上发展的多周期同步测频率法，在目前的测频系统中得到越来越多广泛的应用。多周期同步法测频原理如图3.1所示。图3.1等精度测频原理波形图首先，由控制线路给出闸门开启信号，此时，计数器并不开始计数，而是等到被测信号的上升沿到来

4、时，来真正开始计数。然后，两组计数器分别对被测信号子和标准信号分别进行计数，要等到被测信号下降沿到来时才真正结束计数，完成一次测量过程。计数器的开闭与被测信号是完全同步的。从图1中可以得到闸门时间不是固定的值,而是被测信号的整周期倍,即与被测信号同步，因而不存在对被测信号计数的±1误差，可得到:变形后可得：对上式进行微分，可得:可推出：从式中可以看出：(1)测量误差与被测信号频率无关,即实现了被测频带内的等精度测量；(2)增大T或提高fS可以提高测量精度；(3)标准频率误差为dfS/fS，因为晶体稳定度很高，标准频率误

5、差可以进行校准，校准后的标准频率误差可以忽略。4．功能仿真波形FPGA程序框图如图所示，由同步门D触发器、标准信号计数器、被测信号计数器和64-8多路选择器构成。其中预置门控信号CL、清零信号CLR、数据输出选择SEL[2..0]由DSP发出，FPGA通过START的下降沿通知DSP计数结束，可以分8次取数。图4.1FPGA结构框图图4.2是FPGA仿真波形。其中SCLK是标准信号，XCLK是被测信号，EN是计数使能，CLR是清零端，CL是预置门，START为同步门，SL是测频或测占空比功能选择（测频时为1，测占空比时

6、为0），SEL[2..0]是输出数据的通道选择信号。从图中可以看出，标准信号和被测信号的计数值分别是220和11，根据式（3），当标准信号频率为20MHz时，被测信号的频率＝11×20M／220＝1MHz。图4.2FPGA仿真波形图5．VHDL代码信号源模块源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPIN1MHZ_1ISPORT(clkin:INSTD_LOGIC;clkout:OUTSTD_LOGIC)

7、;ENDPIN1MHZ_1;ARCHITECTUREAOFPIN1MHZ_1ISBEGINPROCESS(clkin)variablecnttemp:INTEGERRANGE0TO99;BEGINIFclkin='1'ANDclkin'eventTHENIFcnttemp=99THENcnttemp:=0;ELSEIFcnttemp<50THENclkout<='1';ELSEclkout<='0';ENDIF;cnttemp:=cnttemp+1;ENDIF;ENDIF;ENDPROCESS;ENDA;分频器源程序l

8、ibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycntisport(clk:instd_logic;freq1:outstd_logic;freq488:outstd_logic;freq1953:outstd_logic;fre