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1、实验报告课程名称—数字逻辑及系统设计实验学生学院专业班级软件2012(2)班_学号学生姓名陈海兵指导教师林小平2013年12月24日一、实验目的1.熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。2.熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。3.熟练掌握常用时序逻辑电路的基木原理及其逻辑电路功能。4.掌握LiberoIDE基于FPGA的设计流程。5.熟悉FPGA的设计少开发流程。熟悉芯片烧录的流程及步骤。二、实验要求123456.要求每人能独立完成实验。严禁抄袭。能独立搭建LiberoIDE软件
2、基础环境，学握FPGA的开发流程。按照实验指导巧屮P56-69的实验步骤进行设计，每•步骤均需耍截图显示。完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。将程序烧录到ActelProasic3A3P030FPGA核心板，在数字逻辑及系统实齡箱上完成连线，验证代码的正确性。纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。实验内容1.设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑两数Y=AB+BC+AC,写出模块代码和测试平台代码。2.74HC138功能表
3、参照教材中P53表2-9,引脚图参照实验指导巧中P30图2-16。3.把每一个步骤的实验结果截图，按实验指导书屮P6图1・7屮所列FPGA引脚,手工分配引脚，最后通过烧录器烧录至FPGA核心板上。4.按分配的引脚连线，实测相应功能并记录结果。四、实验结果与截图1•模块及测试平台代码清单。模块代码//74HC138.Vmoduledccodcr3_8_l(Dataln,Enable1,Enable2,Enable3,Eq,y);input[2:0]DataIn;inputEnablel,Enable2,Enab
4、le3;output[7:0]Eq;reg[7:()]Eq;outputy;regy;integerI;always@(DataInorEnable1orEnable2orEnable3)beginif(Enablel
5、
6、Enable2
7、
8、!Enable3)Eq二0;elsefor(I=0;I<=7;I=I+l)if(DataIn==I)EqUJ=l；elseEq[I]=O;if(Eq⑶
9、Eq⑸
10、Eq⑹
11、Eq⑺)y=l;elsey=o；endcndmodulc平台代码//testbench.v'timesca
12、leIns/lOpsmoduletestbench;reg[2:0]in;regenable1,enable2,enable3;wire[7:0]eq;wirey;dccodcr3_8_lul(in,enable1,cnablc2，cnablc3,cq,y);initialbeginin=();rcpcat(20)#20in=$random;endinitialbeginenable1=0;enable2=0;enable3=1;#200enable3=0;endendmodule2•第一次仿真结果。（将波形
13、窗口背景设为白色，调整窗口至合适大小，使波形能完整显示,对窗口截图Qave0000000000000001/testbench/inR][1][0]tbench/enable1*/testbendi/enable2'/testbench/enable3rii—iLJ■n_rn_(-/testbench/eq0010000011⑺[6][51[4]⑶[21(!]stostostostostostostostlsto3•综合结果（截图）。（将和关窗口调至合适大小，使RTL图能完整显示，刈窗口截图。）••0000©
14、©•©©InstancePorts(6：Nets(ISClockTr4•第二次仿真结杲（综合濟）（截图）。冋答输出信号是否何延迟，延迟时间约为多少?有延迟，约为400psD/testbench何[2][1][0]'/testbench/enable1J/testbench/enable2a/testbench/enable3/testbench/eq00000010stostostostostostoStl[0]//testbench/ystosto1000001■000100001Oil101L00O000
15、)1000100)0ooooooio00001(X)0*001000DOIIh
16、i1111IIhIjII1--ii1111111111111111111400Ct)psDSNow40400ps120000ps5.第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时I'n］约为多少?••分析是否有出现竞争冒险。延迟约4191ps,因为存在毛刺，故有竞争冒险!■]WaveUP，/test
