数字集成电路设计流程.ppt

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1、数字集成电路课程设计主讲：赵俊霞HDL语言的优点基于语言的设计方法简便而且独立；能够通过基于语言的描述，对于正在进行设计的电路自动进行综合，而不用经历人工设计方法中那些费力的步骤。Verilog和VHDL相同这两种语言都有IEEE(电气和电子工程师协会)标准，而且两种语言都得到了ASIC(专用集成电路)和FPGA(现场可编程门阵列综合工具的支持、模拟电路设计语言，如Spice，在验证、评价电路定时特性时扮演着重要角色。Verilog和VHDL不同一般认为Verilog-HDL在系统级抽象方面比VHDL略差一些，而在门级开关描述方面比VH

2、DL强。美国西海岸和亚洲倾向于采用Verilog-HDL，而美国东海岸和欧洲则常使用VHDL，但是工具的提供商目前都支持这两种设计语言。集成电路的设计方法用系统级行为描述表达一个包含输入输出的顶层模块，同时完成整个系统的模拟与性能分析自顶向下（TOP-DOWN）将系统划分为各功能模块，每个模块由更细化的行为描述表达由EDA综合工具完成到工艺的映射由基本门组成各个组合与时序逻辑单元自底向上（BOTTOM-UP）由逻辑单元组成各个独立的功能模块由各个功能模块连成完整系统进行系统的测试与性能分析BOTTOM-UP自底向上的设计方法是从传统的手

3、工设计发展而来的。在进行手工电路设计时，一个硬件系统的实现过程是从选择具体的元器件开始的。这种设计过程的优点是符合硬件设计工程师的传统习惯，缺点是在进行底层设计时，缺乏对整个系统总体性能的把握。如果在整个系统完成后发现性能还需改进，则修改起来就比较困难。随着系统规模与复杂度的提高，这种设计方法的缺点就越来越突出，因而逐渐被自顶向下的设计方法所取代。TOP-DOWN自顶向下的设计方法是随着硬件描述语言(HDL)和EDA工具同步发展起来的。硬件描述语言可以在各个抽象层次上对电子系统进行描述，而且借助于EDA设计工具，可以自动实现从高层次到低

4、层次的转换，这就使得自顶向下的设计过程得以实现。采用自顶向下的设计方法的优点是显而易见的。由于整个设计是从系统顶层开始的，结合模拟手段，可以从一开始就掌握所实现系统的性能状况，结合应用领域的具体要求，在此时就调整设计方案，进行性能优化或折衷取舍。随着设计层次向下进行，系统性能参数将得到进一步的细化与确认，并随时可以根据需要加以调整，从而保证了设计结果的正确性，缩短了设计周期，设计规模越大，这种设计方法的优势越明显。TOP-DOWN设计输入HDL行为建模3设计规范1设计划分2仿真与功能验证4设计整合与验证5预综合结束6门级综合与工艺映射7

5、后综合设计确认8后综合定时验证9测试生成与故障模拟10提取寄生参数13校验物理和电气设计规则12布局与布线11设计结束14待生成掩模设计规范设计流程从已写出的设计规范开始。设计规范文件是包括功能、定时、硅面积、功耗、可测试性、故障覆盖率以及决定设计的其他准则的一个详细说明书。设计规范起码要描述设计所要实现的功能特性。设计划分现今设计ASIC和FPGA电路的方法中，需要把大型电路划分形成一个构造体(architecture)，也就是由许多相互关联的功能单元组成的一个配置，这样就可以用行为模型对每一个功能单元的功能特性进行描述。划分的过程就

6、是把一个复杂设计逐渐划分成较小而且较为简单的功能单元。这样一个过程通常被称为自顶向下的设计方法，或者是分层设计法。设计输入设计输入是指编写一个基于语言的描述文件，并以电子格式存入计算机中。在现代设计中，它是通过用VerilogHDL这样的硬件描述语言来进行描述的。与诸如自底向上的人工输入等其他方式相比较，编写一个大型电路的HDL行为描述文件并实现门级电路综合所花费的时间要少得多。行为建模行为建模描述是工业界使用的描述方法，用它能够进行大规模的芯片设计，行为建膜是指在描述一个设计的功能特性时，仅指定所设计电路将要做什么，而不明确指出怎样来

7、构建该硬件电路，也就是只需要详细描述逻辑电路的输入和输出模式，而没有必要对其物理层门级实现细节进行描述。仿真与功能验证设计的功能特性能够通过仿真或者正规方法(formalmethod)来进行验证；整个验证过程分三步进行：（1）测试方案的拟定；（2）测试平台的改进；(3)测试执行。测试方案拟定测试方案要认真组织、编写，以确定什么是要测试的功能特性，怎样进行测试。例如，测试方案指明一个算术逻辑单位(ALU)的指令集将在输入特定数据集时，通过对ALU行为的详尽仿真来校验。测试平台设计测试平台是一个VHDL模块，在这个模块中，要把待测试单元(U

8、UT)连同仿真过程中模型输入所用到的图形发生器一起通过具体实例加以说明。测试执行和模型验证测试平台可根据测试方案进行试验，而且要对设计的原始指标对应的响应进行验证；例如响应是否与所描述ALU相匹配？这一步主