数字集成电路后端设计课件.ppt

《数字集成电路后端设计课件.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、IC后端版图设计行者无畏2009-10-2910/6/20211front-endVSback-end10/6/20212布局与布线（AutoPlacement&Route，AP&R）传统上将布局与布线前的工作称之为前端（FrontEnd），而布局与布线之后的工作称为后端（BackEnd）。布局的目的在于产生制作掩膜所需的GDSII文件。同时也产生布局后的网表文件（Netlist）及标准延迟文件（SDF）。10/6/2021310/6/20214后端设计所用到的工具仿真工具：Mentormodelsim/Questasim综合工具（带DFT）：SynopsysD

2、C时序分析：SynopsysPT形式验证：CadenceLEC后端APR（AutoPlacement&Route）：CadenceSoCEncounter后端参数提取：MentorCalibre10/6/20215IC设计全流程1.设计输入（Ultraedit，Vi等）2.仿真（前、后，Modelsim）3.综合（DC，withDFT）4.形式验证（Confrml，LEC）5.时序分析（PT，STA）6.后端APR（Encounter）7.参数提取、验证（Calibre）10/6/20216理解流程，明确概念主要流程：RTL仿真综合自动布局布线参数提取穿

3、插时序分析，形式验证等步骤10/6/20217列举一例，演示一下流程！所选实例为：MY_CHIP.v；功能前面已经讲过，不在重复！RTL仿真综合由姜讲解！10/6/20218所使用的工艺为TSMC018关于库的一些说明10/6/202191、数据准备1、新建一个文件夹（如：soce_pad)将所用到的库copy进来：lib+addbonding.pl+addIoFiller.cmd+ioPad.list2、将要用到的源文件添加进来：MY_CHIP.vg+MY_CHIP_PAD.v+pad_locs.io+MY_CHIP_PAD.sdc3、实验时使用TSMC0

4、.18工艺，10/6/2021102、关于1中源文件的说明MY_CHIP.vg是DC综合之后生成的门级网表文件。MY_CHIP_PAD.v是chip-levelNetlist（自己编写），就是输入输出端口，用以IC系统与外部环境的接口。与组成集成电路核心电路的单元不同，I/OPAD是直接与外部世界相连接的特殊单元。请参看文档DTS-041028-00-000.pdf，列出了TSMC0.18所使用的P/GPad、I/OPad和Corner名称。参看lib库中tpz973g.lef技术库，列出了相关Pad的宏模块。结合所给例子MY_CHIP_PAD.v，编写自己的c

5、hip-levelNetlist。10/6/202111注意我们使用的是TSMC18工艺，pad名称的部分截图：10/6/202112pad_locs.io文档就是编写添加进来的pad的摆放位置，如图示：10/6/202113输入、输出、电源和地的摆放位置示例10/6/202114MY_CHIP_PAD.sdc文件是DC综合之后的时序约束文件，需要进行修改！只需保留clk和输入输出的延迟约束信息，其他删除！修改输入输出信号：输入信号前要加i，输出信号前加o，clk信号不变。参考示例文件进行修改。10/6/202115本例修改后的时序约束文件：MY_CHIP_PA

6、D.sdcsetsdc_version1.7set_wire_load_modetopset_wire_load_model-nametsmc18_wl10-libraryslowcreate_clock[get_portsClock_In]-namemy_clock-period20-waveform{010}set_input_delay-clockmy_clock-max10[get_portsiReset]set_input_delay-clockmy_clock-max10[get_portsiUp_DownF]set_output_delay-clo

7、ckmy_clock-max10[get_ports{oCounter_Out[2]}]set_output_delay-clockmy_clock-max10[get_ports{oCounter_Out[1]}]set_output_delay-clockmy_clock-max10[get_ports{oCounter_Out[0]}]10/6/2021163、ImportData在linux终端执行：encounter命令，进入图形界面：10/6/202117将相关文件和库导进去选择Design—DesignImport在VerilogNetlist中输

8、入：hardreg.vg